「decoder circuit」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

Then the IC2 bus address decoder 4 gives the bus number to a switch control circuit 5 to turn on/off switches 6, 7, 8, 9 to connect a bus 18 to which the master device 2 is connected to an I2C bus (a caption 19 in figure) to which the slave device 10 being an object of data transfer is connected.例文帳に追加

そして、Ｉ２Ｃバスアドレスデコーダ４は、バス番号をスイッチ制御回路５に送信し、スイッチ６，７，８，９をＯＮ／ＯＦＦして、マスタデバイス２が接続されるバス１８とデータ転送の対象となるスレーブデバイス１０が接続されるＩ２Ｃバス（図１では１９）とを接続する。 - 特許庁

If the composite signal Sa has good quality, a Y/C signal Sd converted from the composite signal Sa by a video decoder 28 and a video encoder 30 is selected by an output signal selecting circuit 31 and a broadcast video image is displayed on a monitor 52 by the Y/C signal Sd.例文帳に追加

コンポジット信号Ｓａが良好である場合は、ビデオデコーダ２８およびビデオエンコーダ３０によってコンポジット信号Ｓａから変換されたＹ／Ｃ信号Ｓｄが出力信号選択回路３１で選択され、Ｙ／Ｃ信号Ｓｄによって放送映像がモニタ５２に表示される。 - 特許庁

Secret data processing functions (a tuner 113, a descrambler 3, an MPEG2 decoder 115, and a display output part to a display part 1) are constructed on a PCI device 2 to be set in the same circuit, so that the secret data is prevented from being outputted onto the PCI bus 100 serving as the common bus inside the device.例文帳に追加

秘匿データを処理する機能（チューナ１１３、デスクランブラ３、ＭＰＥＧ２デコーダ１１５、表示部１への表示出力部）を同一回路となるＰＣＩデバイス２上に構成し、装置内の共通バスとなるＰＣＩバス１００上に秘匿データが出力されないようにした。 - 特許庁

Broadcast data S3 of a digital satellite broadcast is obtained by an ECC decoder 43 and a table NITa showing physical information regarding a transmission line is detected by a detecting circuit 44 from the broadcast data S3 and modified by a control part 31 to obtain a table NITb matching CATV.例文帳に追加

ＥＣＣデコーダ４３よりディジタル衛星放送における放送データＳ３を得、この放送データＳ３より検出回路４４で伝送路に関する物理的な情報を示すテーブルＮＩＴａを検出し、それを制御部３１で変更してＣＡＴＶに適合したテーブルＮＩＴｂを得る。 - 特許庁

Whether or not a coordinate value is the integral multiple of 5 is judged by sectioning the coordinate value into the respective bit columns of four bit by a section setting part 109, calculating the total sum of values of the respective bit columns by an adding circuit 110 and collating the total sum with the respective preset multiples by a decoder part 111.例文帳に追加

区画設定部１０９により座標値を４ビットの各ビット列に区画し、加算回路１１０により各ビット列の値の総和を求め、デコーダ部１１１により該総和を予め設定された各倍数と照合することにより、座標値が５の倍数であるか否かを判定している。 - 特許庁

An auxiliary display conversion circuit 19 generates a video signal to be displayed on an auxiliary display 27 from the digital video signal generated by the NTSC decoder 13, when identification information is for displaying the video recording image on the auxiliary display, and outputs the above video signal to the auxiliary display 27.例文帳に追加

補助表示変換回路１９は、特定情報が録画画像を補助ディスプレイに表示させるものであるとき、ＮＴＳＣデコーダ１３により生成されたデジタルビデオ信号から、補助ディスプレイ２７に表示される映像信号を生成し、この映像信号を補助ディスプレイ２７に出力する。 - 特許庁

The decoder 15 includes a level shifter 15A which changes the voltage level of the wordline WL to the first power supply voltage, and a switch circuit 15B which supplies a voltage lower than the first power supply voltage to the level shifter 15A when the first power supply voltage is supplied and the wordline WL is selected.例文帳に追加

デコーダ１５は、ワード線ＷＬの電圧レベルを第１の電源電圧に変化させるレベルシフタ１５Ａと、第１の電源電圧が供給され、かつワード線ＷＬの選択時に、レベルシフタ１５Ａに第１の電源電圧より低い電圧を供給するスイッチ回路１５Ｂとを含む。 - 特許庁

A device for audio reproduction which is disclosed is equipped with a controller 8 which decides the kind of an input digital audio signal DAS, a decoder 2 which decodes the digital audio signal DAS, and a signal interpolating circuit 3 which interpolates the decoded digital audio signal DCAS.例文帳に追加

開示されるオーディオ再生装置は、入力されたデジタルオーディオ信号ＤＡＳの種別を判定するコントローラ８と、デジタルオーディオ信号ＤＡＳについて復号化処理するデコーダ２と、復号デジタルオーディオ信号ＤＣＡＳを補間する信号補間回路３とを備えている。 - 特許庁

In response to the occurrence of access to either of the peripheral resources by a CPU 10, a decoder 28 activates an access signal to the accessed peripheral resource when a bit corresponding to the accessed peripheral resource in the peripheral circuit control register 24 is in a set state.例文帳に追加

デコーダ２８は、ＣＰＵ１０による周辺リソースのいずれかへのアクセスの発生に応答して、周辺回路制御レジスタ２４におけるアクセス先の周辺リソースに対応するビットがセット状態であるときに、アクセス先の周辺リソースへのアクセス信号を活性化させる。 - 特許庁

Burst counters 12 and 13 generate a plurality of internal address signals in accordance with the internal address signals outputted from the multibit prefetch address generating circuit 11 and burst length signals which are predetermined in them when reading/writing command signals are inputted from a command decoder 10.例文帳に追加

バーストカウンタ１２，１３は、コマンドデコーダ１０から読み出し／書き込みコマンド信号が入力されたとき、多ビットプリフェッチアドレス生成回路１１から出力された内部アドレス信号、およびあらかじめ内部で設定されているバースト長信号から複数の内部アドレス信号を生成する。 - 特許庁

Frame data being stored on rotation system recording media are simultaneously read and accumulated into corresponding buffer memories, and these frame data are supplied to a stream decoder 8 as continuous video signals not concurrently but alternatively read from the buffer memories by a read switching circuit 42.例文帳に追加

各回転系記録媒体に記憶されているフレームデータは対応するバッファメモリへ同時に読み出され蓄積され、これらフレームデータは読み出し用切り替え回路４２により各バッファメモリから同時ではなく択一的に読み出され連続したビデオ信号としてストリームデコーダ８へ供給される。 - 特許庁

When it is decided that the instruction code is a memory access instruction to check a frame region by the decoder 1, and the memory address to be accessed by the instruction code is within a frame region set by a frame region table 3, a hit signal generating circuit 2 generates and outputs a hit signal.例文帳に追加

ヒット信号生成回路２は、デコーダ１によって当該命令コードがフレーム領域をチェックするメモリアクセス命令であると判定され、かつ当該命令コードによってアクセスされるメモリアドレスがフレーム領域テーブル３に設定されるフレーム領域内であれば、ヒット信号を生成して出力する。 - 特許庁

The operation circuit has a receiver modulated so as to receive the RF time signal in a specific conveyance frequency broadcasting in a specific country, and to transmit the received signal to a pertinent decoder via the contact part so that the local time can be displayed on a display 217 by the CPU.例文帳に追加

作動回路は、特定国の特定の搬送周波数放送のＲＦ時刻信号を受信し、ＣＰＵがディスプレイ２１７に現地時刻を表示できるように、接触部を経由して、該当する復号器に受信信号を送信するように同調された受信機を有する。 - 特許庁

A stereo voice decoder 20 which receives a voice channel signal of a TV received signal, discriminates a voice kind is stereo or monaural based on a condition that a control channel signal exists or not, etc., creates L, R signals corresponding to the discrimination result, and outputs to a sound processing circuit 22.例文帳に追加

ＴＶ受信信号の音声チャネル信号を入力されるステレオ音声デコーダ２０は、制御チャネル信号の有無等に基づいて音声種別がステレオかモノラルかを判定し、その判定結果に応じてＬ，Ｒ信号を生成して音響処理回路２２へ出力する。 - 特許庁

Broadcast data S3 in digital satellite broadcast are obtained from an ECC decoder 43, a network information table NITa indicative of physical information about a transmission line is detected from the broadcast data S3 by a detection circuit 44, and it is modified by a control section 31, thereby obtaining a table NITb meeting cable television (CATV).例文帳に追加

ＥＣＣデコーダ４３よりディジタル衛星放送における放送データＳ３を得、この放送データＳ３より検出回路４４で伝送路に関する物理的な情報を示すテーブルＮＩＴａを検出し、それを制御部３１で変更してＣＡＴＶに適合したテーブルＮＩＴｂを得る。 - 特許庁

To provide an integrated circuit apparatus and electronic equipment in which control of P type and N type MOS transistors constituting a transfer gate connected to a memory cell at the time of reading and erasing modes and programming can be changed to secure breakdown voltage and a sub-word line decoder which can be reduced in area is mounted.例文帳に追加

耐圧確保のために、リード及び消去モードとプログラム時とで、メモリセルに接続されたトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタの制御を変更でき、かつ、小面積化を達成できるサブワード線デコーダを搭載した集積回路装置及び電子機器を提供すること。 - 特許庁

The program RAM is characterized by being provided with selecting circuits 32-1 and 32-3 for outputting read data to a bus bus not through a decoder 33, but directly and an address control circuit 34-2 for data by adding a path making it possible to write data through a bus even in normal operation.例文帳に追加

プログラムＲＡＭに、通常動作時にもバスｂｕｓ経由のデータを書き込めるようなパスを増設し、読み出しデータをデコーダ３３を通さず直接バスに出力するための選択回路３２−１，３２−３と、データ用のアドレス制御回路３４−２を設けたことを特徴とする。 - 特許庁

A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21.例文帳に追加

ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。 - 特許庁

An unpacking circuit 221 of an audio decoder 202 unpacks a compressed audio signal 201 to generate a frequency area sample 222, a synthesis filter 223 is used to convert the sample into a time region, pseudo- stereophonic sound processing is applied thereto to provide an output of a multi-channel audio signal 203.例文帳に追加

オーディオデコーダ２０２では、アンパッキング回路２２１で圧縮オーディオ信号２０１をアンパックして周波数領域サンプル２２２を作成し、合成フィルタ２２３によって時間領域に変換するとともに、疑似立体音響処理を施してマルチチャネルオーディオ信号２０３を出力する。 - 特許庁

Furthermore, since the receiver applies decoding processing tone set of TS packet stream data D27, one circuit is enough to configure a decoder.例文帳に追加

また受信装置に、送信される第１の画像データを受信する受信手段と、第１の画像データを復号化処理する復号化手段と、第１の画像データを複数に分離する画像データ分離手段と、これを解像度変換処理する解像度変換処理手段とを設けるようにした。 - 特許庁

A composite synchronizing signal generating circuit 21 of an RGB decoder 20 generates and outputs a composite synchronizing signal s1 having a 1st pulse corresponding to only a horizontal synchronizing signal, and a 2nd pulse which corresponds to the horizontal synchronizing signal and a vertical synchronizing signal and has a different waveform from the 1st pulse.例文帳に追加

ＲＧＢデコーダ２０の合成同期信号生成回路２１により、水平同期信号のみに対応する第１のパルスと、水平同期信号及び垂直同期信号に対応し、第１のパルスと異なる波形を有する第２のパルスと、を有する合成同期信号ｓ１を生成・出力する。 - 特許庁

The data line switching circuit 105 comprises an IO shift decoder 108 decoding a column address and position information about a defective data line and an IO selecting section 107 shifting connection between a data input/output pin and a data line replacing a defective data line in accordance with a decoding result.例文帳に追加

データ線切替回路１０５は、カラムアドレスと不良データ線に関する位置情報とをデコードするＩＯシフトデコーダ１０８と、デコード結果に応じて不良データ線を置換しながらデータ入出力ピンとデータ線との接続をシフトさせるＩＯ選択部１０７とを含む。 - 特許庁

A conventional type ECC circuit 4 which is generally used is applied to the bit string of "16+parity 5 bits", and an error correction/decoder 14 in which the number of passing stages is reduced is applied to the bit string of "4+parity 3 bits"×3 by sharing error correction and decoding as post-correction processing.例文帳に追加

「１６＋パリティ５ビット」のビット列には、一般に用いられている従来型ＥＣＣ回路４を適用し、「４＋パリティ３ビット」×３のビット列には、誤り訂正と訂正後の処理であるデコードとを共用化し経由段数を減らした誤り訂正・デコーダ１４を適用する。 - 特許庁

Based on the scanning order row pattern outputted from the random number generating circuit 2, the row address decoder 7 sets the scanning order of the row electrodes, and the column driver 6 supplies the display data of all column electrodes corresponding to the row electrodes to be scanned to each column electrode at a same timing.例文帳に追加

乱数発生回路２から出力された走査順序列パターンに基づいて、ロウアドレスデコーダ７はロウ電極の走査順序を設定し、カラムドライバ６は、走査を行うロウ電極に対応する全カラム電極の表示データを同タイミングで各カラム電極に供給する。 - 特許庁

To provide a moving picture decoder that employs a simple circuit so as to select a still picture output without a blue even when normal decoding is disabled caused by an error in input coded data or deficient supply of the coded data themselves due to a damage of a recording medium or a communication fault or the like.例文帳に追加

記録媒体の破損や、通信の障害などにより、入力符号化データにエラーや、符号化データ自体の供給不足が生じ、正常な復号動作を行えない場合においても、ぶれの見えない静止画画像への切換えを、簡単な回路で確実に行うことができるようにすること。 - 特許庁

A column-based defect relief circuit 1 is separated into fuse/ readout circuits 2 which read out a defect address from a blown fuse and into address comparison circuits 3, in which the read-out defect address is compared with an address to be outputted from an address counter so as to activate a decoder when both addresses agree.例文帳に追加

カラム系欠陥救済回路１を、切断されたヒューズから欠陥アドレスを読み出すヒューズ／読み取り回路２と、読み出された欠陥アドレスとアドレスカウンタから出力されるアドレスとの比較を行い、一致するとデコーダを活性化させるアドレス比較回路３とに分離する。 - 特許庁

In the digital television receiver, the channel state generating circuit generates a channel state information signal from the output of a determination feedback equalizer utilizing periodic characteristics of an NTSC signal in order to acquire an improved SNR, and outputs the channel state information signal to a trellis decoder for computing a branch metric.例文帳に追加

デジタルテレビ受信機では、改善されたＳＮＲを獲得するために、ＮＴＳＣ信号の周期的特性を利用して、チャンネル状態の生成回路が、決定フィードバック等化器の出力からチャンネル状態情報信号を生成して、ブランチ・メトリックの計算を行うトレリスデコーダに出力する。 - 特許庁

The interleaver 100 in an element decoder is provided with a plurality of storage circuits 407 for storing data, and further includes a control circuit 400 that generates address data for writing data into the storage circuits 407 and address data for reading data from the storage circuits 407.例文帳に追加

要素復号器におけるインターリーバ１００は、データを記憶する複数の記憶回路４０７を備えるとともに、これらの記憶回路４０７に対するデータの書き込み用のアドレスデータと、記憶回路４０７からのデータの読み出し用のアドレスデータとを発生する制御回路４００を備える。 - 特許庁

The decoder 18 and the encoder 25 respectively delay the inputted video signal and audio signal and respectively output the video signal and the audio signal in accordance with the output synchronizing signal generated by the circuit 40.例文帳に追加

この記録再生装置２は、ＮＴＳＣデコーダ１８及びＭＰＥＧオーディオエンコーダ２５は、入力されたビデオ信号及びオーディオ信号に遅延を与えて、上記同期制御回路４０で生成された出力同期信号に従ってビデオ信号及びオーディオ信号を出力する。 - 特許庁

This device has a phase control circuit (1) which receives a clock signal and supplies a decoder clock signal from its output part, and further which is equipped with at least one adjustable divider (14) to be preferably placed at the input part of itself and having an adjustable division rate.例文帳に追加

本装置は、クロック信号を受信してその出力部からデコーダクロック信号を供給し、さらに、位相制御回路（１）の入力部に配置されるのが望ましく、また、調整可能な分割比を有する少なくとも１つの調整可能ディバイダ（１４）を備える位相制御回路（１）を装備している。 - 特許庁

To provide an image decoder that realizes a real time output of a moving picture and a simplified control circuit by revising output timing of line data from a CPU to an image inverse conversion processing section and an image conversion coefficient after minimizing the effect on image quality after image conversion.例文帳に追加

画像変換後の画質への影響が最小限となるようにした上で、ＣＰＵから画像逆変換処理部へのラインデータの出力タイミングと画像変換係数を変更することにより、動画像のリアルタイム出力と制御回路の簡略化を実現する画像復号装置を実現する。 - 特許庁

A lock mode generation circuit 29 outputs the automatic adjustment gain Kp_auto and Ki_auto of a loop filter 19 on the basis of frequency adjusted reproducing signals (e) from an equalizer 10, a SAM value from a viterbi decoder 12 and synchronized reproducing signals (f) which are filter output from an interpolation filter 24.例文帳に追加

ロックモード生成回路２９は、イコライザ１０からの周波数調整再生信号（ｅ）とビタビ復号器１２からのＳＡＭ値と補間フィルタ２４からのフィルタ出力である同期がとれた再生信号（ｆ）とに基づいて、上記ループフィルタ１９の自動調整ゲインKp_auto及びKi_autoを出力する。 - 特許庁

In this case, the SD and the HD use a common memory area and change the start address and end address of a read pointer and a write pointer in response to the revision of the memory map so as to avoid data outputted to a decoder selection circuit 5 from becoming discontinuous.例文帳に追加

この場合には、ＳＤとＨＤとで共通のメモリ領域を用いると共に、リードポインタ及びライトポインタの開始アドレス及び終了アドレスをメモリマップの変更に応じて変更することにより、デコーダ選択回路５に出力されるデータが不連続とならないようにする。 - 特許庁

The read/write channel 5 including the turbo encoding/decoding circuits has the turbo encoding circuit 20 which includes an RSC encoder 202 for encoding a code length M having a relation of 'N=c.M, c>0' with an interleaver N as a unit to an RSC system and the turbo decoding circuit 21 which includes an APP decoder 210 for subjecting the RSC system to the APP decoding.例文帳に追加

ターボ符号化／復号化回路を含むリード／ライトチャネル５において、インターリーバ長Ｎとの関係が「Ｎ＝ｃ・Ｍ，ｃ＞０」となる符号長Ｍを単位としてＲＳＣ系列に符号化するＲＳＣ符号器２０２を含むターボ符号化回路２０と、ＲＳＣ系列に対してＡＰＰ復号化処理を行なうＡＰＰ復号器２１０を含むターボ復号化回路２１とを有する。 - 特許庁

This system is provided with an address decoder circuit 5 which decodes all or a part of area of memory capacity, and an address test switching circuit 6 which is a creating means that creates an address test switching output signal 7 of a switching signal which switches the memory capacity by logical calculation of a power supply signal (VDD13) or a test signal 2 and an upper address signal 4.例文帳に追加

メモリ容量の全領域または一部の領域をデコードするアドレスデコーダ回路５を有しており、さらに、電源信号（ＶＤＤ１３）またはテスト信号２と最上位アドレス信号４との論理演算によって、メモリ容量の切り換えを行う切換信号のアドレステスト切り換え出力信号７を生成する生成手段であるアドレステスト切り換え回路６が設けられている。 - 特許庁

A communication device of battery pack includes condensing elements 3 provided at a battery pack 1, memory elements 6 for storing information of the condensing elements 3, a monitoring circuit 5 for detecting voltage, current or temperature of the condensing elements 3, a microcomputer 4 for calculating remainder of condensing elements 3 from detected value of the monitoring circuit 5, and a decoder 7 for converting command code to data.例文帳に追加

バッテリパックの通信装置は、バッテリパック１が備える蓄電素子３と、当該蓄電素子３の情報を記憶するメモリ素子６と、当該蓄電素子３の電圧や電流や温度を検出する監視回路５と、当該監視回路５の検出値より前記蓄電素子３の残量を演算するマイクロプロセッサ４と、命令コードをデータ変換するデコーダ７とを有している。 - 特許庁

When reproducing the image data recorded on a recording medium 18, under control of a CPU 40, an image reproducing system composed of an MPEG video decoder 23, a video signal post-processing circuit 24, a display image forming circuit 50, a composition part 26 and an NTSC encoder 27 are functioned to reproduce the image composed of a plurality of moving images at a plurality of time points accepted through a remote controller 150.例文帳に追加

記録媒体１８に記録された画像データを再生する場合に、リモコン１５０を通じて受け付けた複数の時点からの複数の動画像の再生画像を、ＣＰＵ４０の制御により、ＭＰＥＧビデオデコーダ２３、ポスト映像信号処理回路２４、表示画像形成回路５０、合成部２６、ＮＴＳＣエンコーダ２７からなる画像再生系が機能して再生する。 - 特許庁

A latch 403 for holding a command (DIBAC) inputted from the outside, a decode logic combination circuit 404 for decoding an output of the latch 403, a latch 401 for holding a ready/busy signal from a RB generation part 204, and an AND gate 405 for receiving an output of the decode logic combination circuit 404 and an output of the latch 401 are provided in a command decoder.例文帳に追加

コマンドデコーダ内に、外部から入力されたコマンド（ＤＩＢＡＣ）を保持するラッチ４０３と、ラッチ４０３の出力をデコードするデコード論理組み合わせ回路４０４と、ＲＢ生成部２０４からのレディ／ビジー信号を保持するラッチ４０１と、デコード論理組み合わせ回路４０４の出力とラッチ４０１の出力とを入力するＡＮＤゲート４０５とを設ける。 - 特許庁

Each decoder is provided with a decoding circuit 103 (110) that decodes a coding stream on the basis of information (picture type) relating to a coding function included in the coding stream and that generates decoded video data, and provided a multiplexer circuit 105 (111) that multiplexes the decoded video data and the information relating to the coding function included in the coding stream and that transmits the multiplexed data.例文帳に追加

符号化ストリーム中に含まれている符号化機能に関連した情報（ピクチャタイプ）に基づいて符号化ストリームを復号化し、復号化されたビデオデータを生成する復号化回路１０３（１１０）と、復号化されたビデオデータと符号化ストリーム中に含まれていた符号化機能に関連した情報とを多重化すると共にその多重化されたデータを伝送する多重化回路１０５（１１１）とを備える。 - 特許庁

In a display device including a pixel section and a driver circuit on the same insulator, the driver circuit comprises: a decoder 100 having a plurality of NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series; and a buffer section 101 having a plurality of buffers including three p-channel TFTs 114-116.例文帳に追加

同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁

A picture display device driving circuit 15 for expressing the gradation of the picture on a display panel 18 by the pulse width of pulse waveforms corresponding to digital picture data generated by a waveform generation part 14 decodes a gamma characteristics control code by a gamma characteristics control code decoder 16 and generates gamma characteristics control voltage corresponding to the gamma characteristics control code by a controlled voltage generation circuit 17 to control the gradation characteristics.例文帳に追加

波形発生部１４にて発生したデジタル画像データに応じたパルス波形のパルス幅により、表示パネル１８における画像の階調を表現する画像表示装置駆動回路１５において、ガンマ特性制御コードをガンマ特性制御コードデコーダ１６によりデコードし、制御電圧発生回路１７によりガンマ特性制御コードに応じたガンマ特性制御電圧を発生させ階調特性を制御する。 - 特許庁

In a display device including a pixel portion and a driver circuit on one insulator, the driver circuit comprises a decoder 100 including plural NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series, and a buffer portion 101 including plural buffers including three p-channel TFTs 114-116.例文帳に追加

同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁

In the case of reproducing the signal of the program recorded on the optical disk, the system controller 28 reads the section information recorded on the optical disk, controls an MPEG audio/video decoder 19, a post audio signal processing circuit 20 and a post video signal processing circuit 23, continuously reproduces the main program separated by the CM sections and also reproduces the CM sections together with the main program at the same time.例文帳に追加

光ディスクに記録された番組の信号を再生する時には、光ディスクに記録されている区間情報を読み出し、システムコントローラ２８が、ＭＰＥＧオーディオ／ビデオデコーダ１９、ポスト音声信号処理回路２０、ポスト映像信号処理回路２３を制御し、ＣＭ部分によって分断されている番組本編を連続して再生するとともに、番組本編と同時にＣＭ部分をも再生するようにする。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit 161' for calculating a logarithmic soft output I /1 calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, selects a relevant branch depending on the I/O pattern of each branch, and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路１６１’は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入出力パターンに応じて該当する枝を選択し、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁

A sector information converting circuit 14, which constitutes of the CD-ROM decoder, discriminates the format of each sector of CD-ROM data based on the information of headers and subheaders of CD-ROM data taken into a header information register 13 and the information on error flags of the subheaders taken into an error flag register 30.例文帳に追加

ＣＤ−ＲＯＭデコーダを構成するセクタ情報変換回路１４は、ヘッダ情報レジスタ１３に取り込まれたＣＤ−ＲＯＭデータのヘッダ及びサブヘッダの情報、並びにエラーフラグレジスタ３０に取り込まれたサブヘッダのエラーフラグの情報に基づいて、ＣＤ−ＲＯＭデータの各セクタのフォーマットを判定する。 - 特許庁