「decoder circuit」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

It converts the data into binary signals matching the pulse wave shape at the decoder 40, and further converts these binary signals into serial signals using small width pulses at the converter 50 to output from the output circuit 60 to the light source drive 90.例文帳に追加

これをデコーダ部４０で各パルス波形に対応するパラレルな２値信号に変換し、この２値信号をパラレル／シリアル（Ｐ／Ｓ）変換回路５０で微小幅パルスを用いてシリアルに変換し、出力回路６０から光源駆動部９０に出力する。 - 特許庁

A DCXO 14 outputs a system clock clk as a reference signal to a phase generation circuit 5 so as to synchronize with a reference time code extracted from an MPEG decoder 12, and outputs a phase adjustment signal pase-shift at a predetermined timing.例文帳に追加

ＭＰＥＧデコーダ１２から抽出された基準時刻コードに位相同期するようにＤＣＸＯ１４は基準信号としてのシステムクロックｃｌｋを位相生成回路５に出力すると共に、所定のタイミングで位相調整信号pase-shiftを出力する。 - 特許庁

The vanishing position calculation circuit 121 estimates an error byte position and the number of error byte pieces from the syndrome, and specifies decode operation of an RS decoder 122 to either one among error correction, vanishing correction and a corrective operation stop, according to large/small of the number of estimated error pieces.例文帳に追加

消失位置計算回路121はシンドロームから誤りバイト位置と誤りバイト個数を推定し、推定誤り個数の大小に応じRS復号器122の復号動作を誤り訂正、消失訂正、訂正動作停止のいずれかに指定する。 - 特許庁

A path memory and likelihood update circuit 51 in a Two-Step SOVA decoder is provided with 4 RAMs 32x, 32y, 32z, 32w, that store path selection information denoting contents of a path with a higher likelihood in each state of a received convolution code.例文帳に追加

Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器におけるパスメモリ及び尤度更新回路５１は、入力した畳み込み符号の各ステートにおいて尤度の高いパスを選択した内容を示すパス選択情報を記憶する４つのＲＡＭ３２ｘ，３２ｙ，３２ｚ，３２ｗを備える。 - 特許庁

A clock circuit 102 counts a time after a transmission control section 104 transfers part of codes to a decoder 12 being a destination device until its acknowledgement is returned in order to detect the transfer capability of a transmission channel 11.例文帳に追加

送信制御部１０４は伝送路１１の転送能力を検出するため、相手先装置である復号装置１２に一部の符号データの転送を行ってから、そのアクノリッジが返ってくるまでの時間を時計回路１０２で計時する。 - 特許庁

A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加

前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁

The digital data demodulator DMOD includes cascade connection of a detection circuit DDET to detect received zero data, an inverse shift circuit DTRN that shifts a constellation point having the lowest power to a point corresponding to the zero data cell, an inverse rotation circuit DRAN that inversely rotates the constellation point, a data decoder or an inverse mapping device DMAP and a trellis code demodulator TCD.例文帳に追加

ディジタルデータ復調器装置ＤＭＯＤは、受信されたゼロデータを検出するための検出回路ＤＤＥＴ、カスケード連結された、最も低い電力を有するコンステレーションポイントをゼロデータセルに対応するポイントへシフトさせる逆シフト回路ＤＴＲＮ、コンステレーションポイントを逆回転させる逆回転回路ＤＲＡＮ、データデコーダまたは逆マッピング装置ＤＭＡＰ、およびトレリスコード復調器装置ＴＣＤを含んでいる。 - 特許庁

A decoder selector 22 decodes parallel data obtained by converting serial data transmitted from a CPU 12, and selects one of signals showing the decision result of a received field strength deciding circuit 23, a plurality of decision results of an intermediate frequency deciding circuit 24 and the decision result of a stereo deciding circuit 25 based on the decode result, and outputs it from an output port 26 to an external CPU 12.例文帳に追加

デコーダ・セレクタ２２は、ＣＰＵ１２から送信されてくるシリアルデータを変換して得られたパラレルデータをデコードし、そのデコード結果に基づいて、受信電界強度判定回路２３の判定結果、中間周波判定回路２４の複数の判定結果及びステレオ判定回路２５の判定結果を示す信号の内の１つを選択して出力ポート２６から外部のＣＰＵ１２に出力させる。 - 特許庁

A semiconductor memory comprises a redundancy memory cell and a fuse circuit having three output states being different each other according to an input signal, and is provided with a redundancy circuit having a redundancy word line decoder substituting for a redundancy cell corresponding to a defective type generated in a normal cell by controlling cutting of a fuse according to an input signal.例文帳に追加

半導体メモリ装置は、冗長メモリセルと、入力信号に従いそれぞれ異なった三つの出力状態をもつヒューズ回路を含み、入力信号に従いヒューズのカッティングを制御してノーマルセルに発生した不良類型に相応する冗長セルに代替する冗長ワードラインデコーダとを有する冗長回路を備える。 - 特許庁

According to a command for flow control from an amplifier 2 being a signal receiver, the host controller 25 of a disk player controls a PLL circuit 241 to change the frequencies of a counting clock signal to be supplied to an STC counter 242 and ACK(Audio Clock) being a clock signal to be supplied to the output circuit 83 of audio decoder 18.例文帳に追加

信号受信装置であるアンプ装置２からのフローコントロール用のコマンドに応じて、ディスク再生装置のホストコントローラ２５は、ＰＬＬ回路２４１を制御し、ＳＴＣカウンタ２４２に供給するカウント用クロック信号と、オーディオデコーダ１８のアウトプット回路８３に供給するクロック信号であるＡＣＫ（Ａｕｄｉｏ Ｃｌｏｃｋ）との周波数を変更する。 - 特許庁

A soft output decoding circuit 90 in an element decoder generates conclusion information in an encoder based on externally provided conclusion time information TTNP and conclusion state information TTNS, and input bit number information IN and memory number information MN provided from a code information generating circuit 151.例文帳に追加

要素復号器における軟出力復号回路９０は、外部から供給される終結時刻情報ＴＴＮＰ及び終結ステート情報ＴＴＮＳと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ及びメモリ数情報ＭＮとに基づいて、符号化装置における終結情報を生成する。 - 特許庁

The noise reduction circuit 420 is a circuit which reduces noise from a burst signal equivalent to N cycles, and which integrates absolute values of waveforms for every cycle in the burst signal equivalent to the N cycles and compares integrated values for every cycle mutually, and outputs remaining data from which its maximum value and the minimum value are deleted to the servo data decoder 418 of the poststage as noise reduced data.例文帳に追加

ノイズ除去回路４２０は、Ｎ周期分のバースト信号からノイズを除去する回路であって、Ｎ周期分のバースト信号における各周期毎の波形の絶対値を積分し、各周期毎の積分値を相互に比較し、その最小値及び最大値を除いた残りをノイズ除去済データとして後段のサーボ・データ・デコーダ４１８に出力する。 - 特許庁

In a soft output decoding circuit of an element decoder, an addition/comparison/selection circuit for calculating logarithmic likelihood Iα and Iβ has a function for selecting a likelihood corresponding to a code out of likelihood Iα and Iβ reaching from a different state to an arbitrary state when trellises for each number of memories in a code are superposed and corresponding to a nonoverlapping branch.例文帳に追加

要素復号器における軟出力復号回路は、対数尤度Ｉα，Ｉβを算出するための加算比較選択回路において、符号におけるメモリ数毎のトレリスを重ねた際に、互いに異なるステートから任意のステートに到達し、重複しない枝に対応する対数尤度Ｉα，Ｉβのうち、符号に対応するものを選択する機能を備える。 - 特許庁

Only when an enable signal is activated, a redundancy control circuit 51 disables selection by the normal decoder 28 if the address that is output from the control circuit 24 and the address of a predetermined normal memory cell are matched with each other, and selects at least one redundancy memory cell in the data field and at least one redundancy memory cell in the control field.例文帳に追加

冗長制御回路５１は、イネーブル信号が活性化された場合に限り、制御回路２４から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ２８による選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する。 - 特許庁

When comparison and collation result of the comparison circuit 26 indicates that the pixel address signal is identical to the address information of the pixel driving element 11, the pixel driving element 11 drives pixels in accordance with the timing of the luminance signal read from the storage circuit 27 on the basis of the pixel driving timing signal separated by the decoder 21.例文帳に追加

画素駆動素子１１は、比較回路２６による比較照合結果が、画素アドレス信号と当該画素駆動素子１１のアドレス情報とが同一である旨を示す場合に、デコーダ２１によって分離された画素駆動タイミング信号に基づいて、記憶回路２７から読み出された輝度信号のタイミングを合わせて画素を駆動する。 - 特許庁

A data transfer circuit 30 is configured by an SRAM (Static Random Access Memory) 304 for once storing the data transferred from the CPU, a bus switch 302 for disconnecting the SRAM 304 from a bus 11 after the data is stored into the SRAM 304, and a logic circuit 306 for reading the data out of the SRAM 304 and for supplying the data to a decoder 32.例文帳に追加

ＣＰＵから転送されたデータを一旦格納するためのＳＲＡＭ３０４と、ＳＲＡＭ３０４にデータが格納された後、当該ＳＲＡＭ３０４をバス１１から切り離すバススイッチ３０２と、ＳＲＡＭ３０４からデータを読み出して、デコーダ３２に供給するロジック回路３０６とによって、データ転送回路３０を構成する。 - 特許庁

At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.例文帳に追加

データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁

When the value of an RM latch 501 is "1", an input pointer update circuit 514 updates an input pointer according to the value of an RBC latch 511, the input pointer of a BIP latch 513 and input pointer update information from an instruction decode part 213 (first decoder 214).例文帳に追加

入力ポインタ更新回路５１４は、ＲＭラッチ５０１の値が“１”の場合には、ＲＢＣラッチ５１１の値、ＢＩＰラッチ５１３の入力ポインタ、及び命令デコード部２１３（第１デコーダ２１４）からの入力ポインタ更新情報に従い入力ポインタを更新する。 - 特許庁

The decoder circuit 42 is internally provided with a conversion table, discriminates the number of channels of the inputted sound signal and performs an operation that performs non-conversion or conversion of the number of channels with the discriminated number of channels and the information on the number of channels of a device provided inside.例文帳に追加

デコーダ回路４２は、内部に変換テーブルを備えており、入力された音声信号のチャンネル数を判別し、判別したチャンネル数と内部に備えた装置のチャンネル数情報とにより、チャンネル数を無変換あるいは変換する動作を行う。 - 特許庁

Then, when the column pre-decoder circuit 320 takes in a column address signal, holds a signal state outputting till then, and makes the signal groups, data lines, and data amplifiers non-activation over the prescribed period based on this signal state and the pulse signal.例文帳に追加

ここで、列プリデコーダ回路３２０は、列アドレス信号を取り込むに際し、それまで出力していた信号状態を保持し、この信号状態および前記パルス信号に基づき所定の期間にわたって前記信号群、データ線およびデータアンプを非活性化する。 - 特許庁

To provide a decoder that adopts, e.g. TCM 8PSK modulation system, where the absolute value of I and Q components of a transmission point mapping coordinate at each transmission point have different values, and simplifies the configuration of a branch metric calculation executed in the decoding process, so as to reduce the circuit scale.例文帳に追加

各送信点について送信点マッピング座標のI成分およびQ成分の絶対値が異なる値をもつような例えばTCM8PSK変調方式において、その復号過程で実施されるブランチメトリック計算の構成を簡略化し、回路規模の縮小を可能とする。 - 特許庁

A breakable fuse element 3 is inserted within a test mode signal generating circuit 2 in series to a switching element 2b to which the test mode signal TE generated by a mode decoder 1 is input, so as to output-disable a test mode control signal TS by breaking of the element 3.例文帳に追加

テストモード信号発生回路２内に、モードデコーダ１が生成するテストモード信号ＴＥが入力されるスイッチング素子２ｂと直列に切断可能なヒューズ素子３を挿入し、ヒューズ素子３の切断によりテストモード制御信号ＴＳを出力不能とする。 - 特許庁

The circuit blocks CB1 to CBN include at least one memory block MB which stores image data, and at least one data driver block DB for driving data lines; and the memory block MB includes a memory cell array, a row address decoder RD, and a sense amplifier block SAB.例文帳に追加

回路ブロックＣＢ１〜ＣＢＮは、画像データを記憶する少なくとも１つのメモリブロックＭＢと、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含み、メモリブロックＭＢは、メモリセルアレイとローアドレスデコーダＲＤとセンスアンプブロックＳＢを含む。 - 特許庁

When the CPU 11 outputs a prescribed writing address, a multiple selection signal output circuit 19 outputs a signal for simultaneously selecting two or more resources from the plurality of resources 12-14 on the basis of a decoded signal outputted from an address decoder 15.例文帳に追加

多重選択信号出力回路１９は、ＣＰＵ１１が所定の書き込みアドレスを出力した場合に、アドレスデコーダ１５により出力されるデコード信号に基づいて、複数のリソース１２〜１４の内２つ以上を同時に選択する信号を出力する。 - 特許庁

In this regard, the element decoder 50 generates verification mode information under control of a control circuit 60 and selectors 1208, 1209 and 12010 perform selection based on the verification mode information and switch the operation mode to system verification mode.例文帳に追加

このとき、要素復号器５０は、制御回路６０により検証モード情報を生成し、この検証モード情報に基づいて、セレクタ１２０_8，１２０_9，１２０_10による選択動作を行わせることによって、システムの検証を行うための検証モードへの切り替えを行う。 - 特許庁

The disk reproducing device is equipped with a CD decoder 5, a CD-ROM data processing circuit 20 which applies specified processing to read CD-ROM data to generate write data for a CD-R, a CD encoder 11, a control microcomputer 30, etc.例文帳に追加

ディスク再生装置は、ＣＤデコーダ５、読み出されたＣＤ−ＲＯＭデータに所定の処理を施してＣＤ−Ｒに対する書き込みデータを生成するＣＤ−ＲＯＭデータ処理回路２０、ＣＤエンコーダ１１、及び制御マイコン３０等を備えて構成される。 - 特許庁

Encoded image data are read out from a recording medium 100 where images with a plurality of angles are recorded as encoded image data by a pickup 2, and the encoded image data read out by the pickup 2 are supplied to a track buffer 21 through an RF circuit 3 and a data decoder 4.例文帳に追加

複数アングルの映像が符号化画像データとして記録されている記録媒体１００から符号化画像データをピックアップ２で読み出し、ピックアップ２で読み出した符号化画像データを、ＲＦ回路３、データデコーダ４を介して、トラックバッファ２１に供給する。 - 特許庁

The redundancy circuit preferably includes a plurality of redundancy rows and a redundancy decoder which is configured for the purpose of accessing the redundancy rows whenever a read or write operation involves use of a defective row within the main memory arrays for which a redundant row has been substituted.例文帳に追加

冗長回路は好ましくは、複数の冗長ロウと、読み出しあるいは書き込み動作が、冗長ロウが代用されている主メモリアレイ内の欠陥ロウの使用を含む場合いつでも冗長ロウにアクセスするためにコンフィギュアされた冗長デコーダとを含む。 - 特許庁

When the mode signal indicates a test mode, an address decoder 4 is switched to enable access to an input buffer 14 from a CPU 2, and serial data input from the outside is stored in the input buffer 14 via a serial input/output circuit 6.例文帳に追加

そして、モード信号がテストモードを示す場合、アドレスデコーダ４は、ＣＰＵ２による入力バッファ１４へのアクセスが可能となるように切り替え、外部より入力されたシリアルデータがシリアル入出力回路６を介して入力バッファ１４に格納される。 - 特許庁

A double superheterodyne system broadcast receiver is added with a first oscillation circuit for oscillating with a first output frequency to be used by connecting an oscillator, having prescribed temperature characteristics to a varicap whose capacity is variable according to a frequency error signal from an OFDM decoder.例文帳に追加

ダブルスーパーヘテロダイン方式の放送受信機に、所定の温度特性を持つ振動子と、OFDMデコーダからの周波数誤差信号により容量が可変のバリキャップとを接続して用いた、第１出力周波数で発振する第１発振回路を付加する。 - 特許庁

An SF extracting circuit 35 extracts SF (characteristic information of sound of source signal) from compressed and encoded audio data to generate a feature point file, based upon the extracted SF without requiring decoding processing by an MPEG audio/video decoder 28.例文帳に追加

圧縮符号化された音声データの中からＳＦ（原音信号の音の特性情報）がＳＦ抽出回路３５により抽出され、ＭＰＥＧオーディオ／ビデオデコーダ２８での復号処理を要することなく、抽出されたＳＦに基づいて特徴点ファイルが生成される。 - 特許庁

To reduce deviation of voltage difference between gradations in a transition period until gradation voltage output from a decoder circuit is converged at a predetermined voltage level and to shorten time required until the voltage difference between gradations is converged at predetermined voltage difference.例文帳に追加

デコーダ回路から出力される階調電圧が所定の電圧レベルに収束するまでの過渡期における階調間電圧差のずれを縮小するとともに、階調間電圧差が所定の電圧差に収束するまでに要する時間を短縮する。 - 特許庁

A resistance value of a resistance array 10 is set based on the output signal of the decoder circuit 8, and a current value supplied to the organic EL element of the organic EL display 1 is controlled based on the resistance value, and the luminance of the organic EL display 1 is controlled.例文帳に追加

デコーダ回路８の出力信号に基づいて抵抗アレイ１０の抵抗値が設定され、この抵抗値に基づいて、有機ＥＬディスプレイ１の有機ＥＬ素子に供給される電流の値が制御されて、有機ＥＬディスプレイ１の輝度が制御される。 - 特許庁

A row decoder 2 selects the word line depending on the address signal and applies only the minimum word line voltage required for read of the upper order bits of data or lower order bits of data among the word line voltages of a plurality of levels depending on the result of the address recognizing circuit 1.例文帳に追加

ロウデコーダ２は、アドレス信号に応じてワード線を選択し、アドレス認識回路１の結果に応じて複数レベルのワード線電圧のうち上位データあるいは下位データの読み出しに必要な最少限のワード線電圧のみを選択ワード線に印加する。 - 特許庁

To provide an error detecting circuit and an error detecting method whose error correcting abilities can be more enhanced with respect to a CD- ROM decoder adopting an algorithm in which an error correcting processing is to be executed only when data are judged to include an error by an error detection.例文帳に追加

エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるアルゴリズムを採用したＣＤ−ＲＯＭデコーダに対して、エラー検出能力がより高められるエラー検出回路及びエラー検出方法を提供すること。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

To provide an entropy decoder used for the case with the configuration of an image decoding apparatus in compliance with the JPEG 2000 system or like, that can attain high speed entropy decoding arithmetic operations and reduce increase in the circuit scale more than the case with provision of a probability generating section.例文帳に追加

ＪＰＥＧ２０００方式の画像復号装置を構成する場合等に用いるエントロピ復号器に関し、エントロピ復号演算の高速化を図ることができ、しかも、回路規模の増大を確率生成部を設ける場合よりも小さく抑えるようにする。 - 特許庁

An address decoder 12 generates two or more selection signals SEL0-SEL3, so as to simultaneously select first to fourth memory circuits RAM 0-RAM3, on the basis of an address signal ADD for accessing to the memory circuit by a CPU 11 in testing mode.例文帳に追加

アドレスデコーダ１２はテストモード時にＣＰＵ１１が１つのメモリ回路をアクセスするためのアドレス信号ＡＤＤに基づいて第１〜第４メモリ回路ＲＡＭ０〜ＲＡＭ３を同時に選択するように複数の選択信号ＳＥＬ０〜ＳＥＬ３を生成する。 - 特許庁

A decoder 17 decodes the branch condition generating instructions (ANDORP, ORANDP) and allows a logical operation circuit 18 to execute AND and OR operations using plural bits stored in the register 12 in the same instruction execution cycle and reflects the operation results to the register 12.例文帳に追加

デコーダ（１７）は分岐条件生成命令を解読し、論理演算回路（１８）にプレディケートレジスタの複数ビットを用いた論理積及び論理和演算を同じ命令実行サイクル中で実行させ、その演算演算結果をプレディケートレジスタに反映させる。 - 特許庁

In a control unit 20, a data unit specifying signal specifying any one out of one byte, one word, and two words as access data quantity for accessing a SDRAM 10 in one period of an operation clock of an access circuit is outputted to an address decoder 110 as address data.例文帳に追加

制御ユニット２０では、アクセス回路の動作クロックの１周期にＳＤＲＡＭ１０へアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかを指定するデータ単位指定信号をアドレスデータとしてアドレスデコーダ１１０に出力する。 - 特許庁

The voltage control circuit sets word control signal high level voltage supplied to the word decoder, to a first high voltage during an access period of corresponding memory blocks and to a second high voltage lower than the first one during a non-access period of the corresponding memory blocks.例文帳に追加

電圧制御回路は、ワードデコーダに供給するワード制御信号用の高レベル電圧を、対応するメモリブロックのアクセス期間に第１高電圧に設定し、対応するメモリブロックの非アクセス期間に第１高電圧より低い第２高電圧に設定する。 - 特許庁

A final scene shown in Figure (1) is frozen before switching for an unstable period till a video decoder 2 normally decodes a broadcast with a new format, and a graphics circuit 7 continues displaying as shown in figures (2), (3) by, e.g. decreasing the contrast of a video image gradually.例文帳に追加

ビデオデコーダ２が新しいフォーマットの放送を正常にデコードするまでの間の不安定期間では、切り替え前の最終シーン をフリーズして、次に、 及び に示す如く、グラフィックス回路７によって、例えば映像のコントラストを徐々に小さくして表示し続ける。 - 特許庁

This TV receiver is provided with a setting key to be operated when setting the RATING information, a decoder 4 for extracting the RATING information from a V-chip signal, a memory 5 for storing the RATING information set by the user and a control circuit 1 for reading the RATING information from the decoder 4 and storing the read RATING information in the memory 5 when the setting key is pressed by the user.例文帳に追加

本発明のＴＶ受像機は、ＲＡＴＩＮＧ情報を設定する際に操作すべき設定キーと、Ｖ−ｃｈｉｐ信号からＲＡＴＩＮＧ情報を抽出するデコーダ４と、ユーザにより設定されたＲＡＴＩＮＧ情報を記憶するためのメモリ５と、ユーザにより設定キーが押下されたとき、デコーダ４からＲＡＴＩＮＧ情報を読み出し、読み出したＲＡＴＩＮＧ情報を前記メモリ５に格納する制御回路１とを具えている。 - 特許庁

A cycle timer 27 generates a time stamp on the basis of a clock generated by a clock generation circuit 28 being independent of a system clock outputted by a PLL 7A included by an AV decoder 7, and the time stamp is added to a TS packet in a receiver 22 and recorded on a hard disk 42.例文帳に追加

サイクルタイマ２７では、ＡＶデコーダ７が内蔵するＰＬＬ７Ａが出力するシステムクロックとは独立の、クロック発生回路２８が発生するクロックに基づいて、タイムスタンプが生成され、レシーバ２２において、そのタイムスタンプが、ＴＳパケットに付加されて、ハードディスク４２に記録される。 - 特許庁

The interleaver 100 in an element decoder is provided, in addition to a plurality of storage circuits 407 for storing data, with a control circuit 400 that generates address data for writing data into the storage circuits 407 and address data for reading data from the storage circuits 407.例文帳に追加

要素復号器におけるインターリーバ１００は、データを記憶する複数の記憶回路４０７の他に、これらの記憶回路４０７に対するデータの書き込み用のアドレスデータと、記憶回路４０７からのデータの読み出し用のアドレスデータとを発生する制御回路４００を備える。 - 特許庁