「decoder circuit」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

A comparing circuit compares signals X0-Xm outputted by a pre-decoder 24 when the signal TMCE is in an activation state with the test mode signals ZTM0-ZTMm, and outputs it to a DQ terminal through a data bus DB.例文帳に追加

比較回路は、信号ＴＭＣＥが活性化状態にあるときにプリデコーダ２４が出力する信号Ｘ０〜Ｘｍとテストモード信号ＺＴＭ０〜ＺＴＭｍとを比較しデータバスＤＢを介してＤＱ端子に出力する。 - 特許庁

In the case of reverse reproduction, an MPEG video decoder 5 sequentially generates reproduced image data by each image pattern in time series, after a data quantity reduction circuit 100 reduces number of pixels of the data, and the resulting data are inputted to an MPEG video encoder 6.例文帳に追加

逆転再生時、ＭＰＥＧビデオデコーダ５で１画面毎の再生画像データが時系列に順次生成され、データ量低減回路１００によって画素数が低減された後、ＭＰＥＧビデオエンコーダ６に入力される。 - 特許庁

In transmission, image compressed data in the first storage device are converted into a binary video image by a CPU 10, then converted into an analog video signal by a video decoder 6 and transmitted from an infrared transmission circuit 24 of a camera unit 20.例文帳に追加

伝送に際しては、ＣＰＵ１０で第１記憶装置の画像圧縮データを２値のビデオイメージに変換したうえビデオデコーダ６でアナログビデオ信号に変換して、カメラユニット２０の赤外線送信回路２４から送信する。 - 特許庁

To provide an error correction coder and decoder wherein the interleaving size is increased especially on a certain coding and decoding circuit scale and the error correction capability is enhanced by repetitive decoding with respect to error correction codes.例文帳に追加

誤り訂正符号に関し、特に一定の符号化および復号回路規模でインターリービングサイズを増やし、さらに繰り返し復号により誤り訂正能力を向上させた誤り訂正符号器及び復号器を提供する。 - 特許庁

In addition, since it is also possible to make equal wiring distances from the input/output control circuit 20 to an address decoder 18 and an output multiplexer 19, it is possible to minimize the read time from the memory cell array 17.例文帳に追加

しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 - 特許庁

In the lead-in area, mutual authentication key information is further recorded to execute mutual authentication between a reader for reading the scrambled data and a decoder including a descrambling circuit for descrambling the scrambled data.例文帳に追加

リードイン領域には、スクランブルされたデータを読み出す読み出し装置とスクランブルされたデータをデスクランブルするデスクランブル回路を含むデコード装置との間で相互認証を行うための相互認証鍵情報がさらに記録されている。 - 特許庁

A switch circuit connects a high level voltage line for supplying the high level voltage to the first word decoder to a boosting voltage line in a first period including the active period, and connects the line to an inner voltage line in a period other than the first period.例文帳に追加

スイッチ回路は、第１ワードデコーダに高レベル電圧を供給するための高レベル電圧線を、アクティブ期間を含む第１期間に昇圧電圧線に接続し、第１期間を除く期間に内部電圧線に接続する。 - 特許庁

A scan pass register in which flip-flops are connected in series in an integrated circuit is made to a memory for BIST command, a flip-flop is selected by an address specifying signal from an address decoder, and program data for BIST execution command is read out.例文帳に追加

集積回路中のフリップフロップを直列に連結したスキャンパスレジスタをＢＩＳＴ命令用メモリとし、アドレスデコーダからのアドレス指定信号によりフリップフロップを選択してＢＩＳＴ実行命令用プログラムデータを読み出す。 - 特許庁

When the RTP packet is received from the network device 330, the RTP reception processing part 120 of the RTP processing circuit 100 depacketizes the RTP packet and outputs a reproduced transport stream to a decoder 320.例文帳に追加

また、ＲＴＰ処理回路１００のＲＴＰ受信処理部１２０は、ネットワークデバイス３３０からＲＴＰパケットを受信すると、ＲＴＰパケットのデパケット化処理を行ない、再生されたトランスポートストリームをデコーダ３２０へ出力する。 - 特許庁

An MPU 12 of a control part 4 fetches the output signals of the illuminance detection part 6 and the luminance detection part 7, and generates the luminance setting data LC by comparing with the beforehand formed reference data to output them to a decoder circuit 8.例文帳に追加

制御部４のＭＰＵ１２は、照度検出部６と輝度検出部７の出力信号を取り込み、予め作成されている基準データと比較することによって輝度設定データLCを生成し、デコーダ回路８に出力する。 - 特許庁

An address table producing part 12 produces an address table for mapping by respectively making a separating address of a decoder for decoding an input signal supplied to this circuit correspond to the plurality of modules divided by the module dividing part 11.例文帳に追加

アドレス表作成部１２は、この回路に供給される入力信号をデコードするデコーダの分別アドレスをモジュール分割部１１により分割された複数のモジュールそれぞれに対応させてマッピングするためのアドレス表を作成する。 - 特許庁

An analog signal is processed by a circuit 120 for an indicator to be analogly displayed, and a digital signal is temporarily buffered by a decoding memory 119 when a decoder 118 decodes the digital signal and displayed later than a signal from an analog camera.例文帳に追加

アナログ信号は表示器用回路１２０で処理されアナログ表示され、デジタル信号はデコーダ１１８でデコードされる際にデコード用メモリ１１９で一時的にバッファリングされ、アナログカメラからの信号よりも遅れて表示される。 - 特許庁

To prevent malfunction immediately after the chip selection even when not only off-leak current is reduced but also leak element other than the off-leak exists in the decoder circuit of semiconductor memory device.例文帳に追加

本発明は、半導体記憶装置のデコーダ回路において、オフリーク電流を削減するのみでなく、オフリーク以外のリーク成分がある場合でも、チップ選択直後の誤動作を防止できるようにすることを最も主要な特徴とする。 - 特許庁

The power supply circuit regulator 7d and the decoder regulator 7e generate the power supply voltages Vddcp, Vddbf, respectively, to supply to the nonvolatile memory 9 from the power supply voltage VCC supplied from the outside.例文帳に追加

電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅは、外部供給される電源電圧ＶＣＣから、不揮発性メモリ９に供給される電源電圧Ｖｄｄｃｐ、電源電圧Ｖｄｄｂｆをそれぞれ生成する。 - 特許庁

The semiconductor device comprises: an output terminal 3; an output terminal 5 for outputting an output from the output terminal 3; an AD convertor for controlling an output voltage from the output terminal 3; and a decoder control circuit 2 for controlling the output from the AD convertor 4.例文帳に追加

出力素子３と、その出力素子３からの出力を外部に出力する出力端子５と、出力素子３の出力電圧を測定するＡＤコンバータ４と、それらを制御するデコーダ制御回路２とを有する。 - 特許庁

A receiver-decoder apparatus has a receiver-decoder circuit capable of receiving and decoding broadcast television signals of different services to generate therefrom a video signal for display of an image on a display device.例文帳に追加

受信復号装置は、種々の異なるサービスのテレビジョン放送信号を受信及び復号して当該テレビジョン放送信号から表示装置上に画像を表示するための映像信号を生成可能な受信復号回路と、サービス及び当該サービスに含まれるイベントを列挙するＥＰＧを上記表示装置上に表示するための映像信号を生成するＥＰＧ生成手段とを有する。 - 特許庁

During the time zone between the time of switching the receiving channel and the time of starting the decoding of the image signals by the image decoder 107, the sound signals decoded by the sound decoder 109 are provided, and while the informations corresponding to the receiving channel newly selected by the EPG block 121 are provided via the image output control circuit 123.例文帳に追加

受信チャンネルの切り替え時から映像復号器１０７が映像信号の復号化を開始までの時間帯、音声復号器１０９で復号化した音声信号の提示をするとともに、ＥＰＧブロック１２１で抽出した新たに選択された受信チャンネルに相当する情報を、映像出力制御回路１２３を介して、映像信号として提示する。 - 特許庁

Relating to a memory control device 1 provided with a word line selecting information storing section arranged between a memory cell array 9 and a row decoder 33, a column selecting information storing section 17 arranged between a column selector 39 and a column decoder 37, and a control circuit 19, each selecting information storing section 11, 17 is constituted of sift registers including a selector 23 and a flip-flop 21.例文帳に追加

メモリアレイ９とロウデコーダ３３との間に介装されたワード線選択情報記憶部１１と、カラムセレクタ３９とカラムデコーダ３７との間に介装されたカラム選択情報記憶部１７と、制御回路１９とを備えるメモリ制御装置１において、セレクタ２３とフリップフロップ２１とを含むシフトレジスタで各選択情報記憶部１１，１７を構成する。 - 特許庁

In a recording reproducer 2, the decoder circuit 19 decodes encrypted data read from a recording medium and acquires key data unique to the addressed device, when the authenticator circuit 18 authenticates this devices, the re-encrypting circuit 20 re-encrypts the data, using the acquired unit key data, and transmits the data from a communication I/F 21.例文帳に追加

記録再生装置２は、認証回路１８によりデータの送信先の装置の認証が取れたとき、記録媒体から読み出した暗号化されたデータを暗号解読回路１９で解読すると共に送信先の装置の固有鍵データを取得し、この取得した固有鍵データを用いて再暗号化回路２０でデータを再暗号化して通信Ｉ／Ｆ２１から送信する。 - 特許庁

The apparatus for driving the liquid crystal display in this invention is equipped with a data integration circuit, a timing controller connected to the data integration circuit, an encoder which is formed in the timing controller, compares whether or not the previous line data and the present line data coincides and generates a line control signal and a decoder which is formed in the data integration circuit and receives the line control signal.例文帳に追加

本発明の液晶表示装置の駆動装置はデータ集積回路と、前記データ集積回路に接続されたタイミングコントローラと、前記タイミングコントローラに形成されて以前のラインデータと現在のラインデータとが一致するか否かを比較してライン制御信号を生成するエンコーダと、前記データ集積回路に形成されて前記ライン制御信号を受信するデコーダとを具備する。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a circuit 156 for calculating a logarithmic likelihood Iγ representing a probability γ determined by the output pattern and receiving value of a code logarithmically for each receiving value, and a circuit 157 for distributing the logarithmic likelihood Iγ such that it corresponds to a branch on a trellis corresponding to the configuration of a code.例文帳に追加

要素復号器における軟出力復号回路９０は、受信値毎に、符号の出力パターンと受信値により決定される確率γを対数表記した対数尤度Ｉγを算出するＩγ算出回路１５６と、対数尤度Ｉγを、符号構成に応じたトレリス上の枝に対応するように分配するＩγ分配回路１５７とを備える。 - 特許庁

When a news closed-captioned broadcast is selected, a news closed captioned broadcast selection circuit 17 controls a switch 16, a signal superimposing circuit 14 receives the NTSC video signal subjected to the delay processing so as to superimpose the closed-caption signal generated by a closed captioned signal decoder 13 on the video signal subjected to the delay processing.例文帳に追加

ニュース字幕放送が選択されたとき、ニュース字幕放送選択回路１７によりスイッチ１６が制御され、遅延化処理が施されたＮＴＳＣ映像信号が信号重畳回路１４に入力され、字幕信号デコーダ１３によって生成された字幕信号を遅延化処理された映像信号に重畳させる。 - 特許庁

A decoder is provided for a scan line driver circuit and operates such that, in accordance with a signal input to the scan line driver circuit, a pulse is sequentially input only to scan lines included in pixels of rows performing display and a pulse is not input to scan lines included in pixels of rows at which display is not performed.例文帳に追加

走査線駆動回路にデコーダを設けて、走査線駆動回路に入力される信号に従って、表示を行うラインの画素が有する走査線にのみ順にパルスを入力し、それ以外の表示を行わないラインの画素が有する走査線にはパルスの入力を行わないように動作させる。 - 特許庁

In the counter circuit 30, a conversion decoder 32 converts ejection amount data fetched in four bits to four-bit data correlated beforehand to either one of a plurality of counters 43a-43d, 53a-53d, the converted data is output to the respective counters, and the eight counters provided in the counter circuit 30 count the ejection amounts of inks.例文帳に追加

カウンタ回路３０は、４ビットで入力した吐出量データから複数のカウンタ４３ａ〜４３ｄ，５３ａ〜５３ｄのうちいずれか１つに予め対応付けられた４ビットのデータへ変換デコーダ３２で変換し、この変換したデータを各々のカウンタへ出力してインク吐出量を８個設けられたカウンタによりカウントする。 - 特許庁

The outside of these memory cell blocks is provided with a row decoder 3, a redundant address program fuse circuit 10 in which the column address of a defective memory cell is programmed and a selecting means 22 to select and output either of a regular data line 14 or a redundant data line 15 according to the output of the redundant address program fuse circuit 10.例文帳に追加

これらメモリセルブロックの外部にはローデコーダ３と、前記不良メモリセルのカラムアドレスがプログラムされる冗長アドレスプログラムフューズ回路１０と、前記冗長アドレスプログラムフューズ回路の出力に応じて、レギュラーデータライン１４と冗長データライン１５の一方を選択して出力する選択手段２２とが設けられる。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

The test circuit 14 comprises a control signal generating circuit 142 generating many control signals activating at least one control signal in the test mode, and a row decoder 124 activating at least the two word lines responding to the activated control signal and a row address signal.例文帳に追加

前記テスト回路１４は、前記テストモードにおいて少なくとも１つの制御信号を活性化する多数の制御信号を発生する制御信号発生回路１４２と、前記活性化された制御信号及びローアドレス信号に応答して、少なくとも２本の前記ワードラインを活性化するローデコーダ１２４とを含む。 - 特許庁

A pass/fail signal generated, thus is decoded by the decoder circuit, the reference voltage generating circuit generates internally reference voltage having mutually different levels by utilizing power source voltage, and outputs one out of these reference voltage by utilizing this pass/fail signal as selection information.例文帳に追加

このように生成されたパス/フェール信号はデコーダ回路によりデコーディングされ、基準電圧発生回路は電源電圧を利用して相互に異なるレベルの基準電圧を内部的に生成し、このパス/フェール信号を選択情報として利用してこれら基準電圧のうちいずれか一つを出力する。 - 特許庁

The display driver IC 10 has an interface circuit 100 for inputting a signal from an external MPU, a command decoder 110 for decoding a command inputted through the circuit 100, a storage part 60 for storing inputted display data, and display driving parts 70, 80 for driving a display on the basis of the display data.例文帳に追加

表示用ドライバＩＣ１０は、外部ＭＰＵからの信号が入力されるインターフェース回路１００と、インターフェース回路を介して入力されたコマンドのためのコマンドデコーダ１１０と、入力された表示データ用の記憶部６０と、表示データに基づいて表示駆動する表示駆動部７０，８０とを有する。 - 特許庁

In this semiconductor storage device, the output of an even-numbered bit line voltage generation circuit 108 is set at 12 V, and the output of an odd-numbered bit line voltage generation circuit 109 is set at 0 V by the control of a control part 111, and a row decoder 102 applies 15 V higher than 0 V to a word line WL0.例文帳に追加

この半導体記憶装置では、制御部１１１の制御でもって、偶数番ビット線電圧発生回路１０８の出力を１２Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を０Ｖにし、かつ、行デコーダ１０２はワード線ＷＬ０に０Ｖよりも高い１５Ｖを印加する。 - 特許庁

When received character data is decoded by a decoder 10, a word splitting circuit 21 splits the data into work units, a voice memory circuit 22 outputs voice data corresponding to the split character data, a D/A converter 30 converts the data into an analog signal, and a loudspeaker 40 outputs the signal as voice.例文帳に追加

復号器１０によって受信文字データが復号されると、単語分割回路２１がそのデータを単語単位に分割し、音声記憶回路２２が分割された文字データに対応する音声データを出力し、Ｄ／Ａ変換手器３０がアナログ信号に変換して、スピーカ４０から音声として出力される。 - 特許庁

The first instruction decoder is provided with a re- configurable circuit for changing a circuit constitution according to the control signals so as to perform decoding according to the relation of the codes of the field and the decoded result set to reduce the number of times of the change of the bit value of the field in which the kinds of the codes to be used is limited.例文帳に追加

第１の命令デコーダは、使用されるコードの種類が限定されるフィールドのビットの値が変化する回数が少なくなるように設定された、当該フィールドのコードとデコード結果との関係に従ってデコードを行うように、制御信号に応じて回路構成の変更を行うリコンフィギュアラブル回路を有する。 - 特許庁

In a game device 1, even when an interrupt signal is transmitted from an interrupt signal generation circuit 14 to a timer 12, a CPU 10 outputs a signal for generating a specific key to a key generation circuit 16 as long as a program for a game is executed, so that the supply of a clock signal from the timer 12 to a decoder 11 can be continued.例文帳に追加

ゲーム装置１では、割込信号発生回路１４からタイマ１２へ割込信号が送られても、ゲーム用プログラムが実行されていれば、ＣＰＵ１０がキー発生回路１６に特定のキーを発生させるための信号を出力することにより、タイマ１２からデコーダ１１へのクロック信号の供給は継続される。 - 特許庁

A soft output decoding circuit 90 in an element decoder is equipped with a received value and a priori probability information selecting circuit 154 which selects, according to a code, information required to perform the decoding of soft output in either one of an inputted decoded and received value TSR and external information or interleave data TEXT.例文帳に追加

要素復号器における軟出力復号回路９０は、入力した復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとのうち、軟出力復号を行うために必要な情報を、符号に応じて選択する受信値及び事前確率情報選択回路１５４を備える。 - 特許庁

In a digital broadcast signal receiving apparatus for receiving a digital broadcast signal wherein a control signal (TMCC signal) relating to a transmission system is transmitted together with a main signal, a received signal is demodulated by a demapping circuit 43, and the TMCC signal and the main signal are decoded by a Viterbi decoder circuit 44.例文帳に追加

伝送系に係る制御信号（ＴＭＣＣ信号）が主信号と共に伝送されるデジタル放送信号を受信するデジタル放送信号受信装置において、デマッピング回路４３で受信した信号を復調し、ビタビ復号回路４４で上記ＴＭＣＣ信号と上記主信号とを復号する。 - 特許庁

The bit stream and the PST flag encoded and stored on the recording medium 3 are decoded by a decoder 31 of a decoding apparatus 2, and the decoded bit stream is inputted to a format converting circuit 32 and converted from a block format into a frame format.例文帳に追加

記録媒体３に符号化されて記憶されたビットストリームとＰＳＴフラグは、複合化装置２のデコーダ３１で複合化され、複合化されたビットストリームは、フォーマット変換回路３２に入力され、ブロックフォーマットからフレームフォーマットに変換される。 - 特許庁

Each of the decoder 103 and the header analyzer 106 outputs an amount of shift 1 and an amount of shift 2 according to the progress of processing, and an OR circuit 104 calculates the logical OR of them to generate a shift signal for supplying to the shifters 102, 105.例文帳に追加

デコーダ１０３及びヘッダ解析器１０６のそれぞれは処理の進行に応じてシフト量１及びシフト量２を出力し、論理和回路１０４はこれらの論理和をとってシフト信号を生成し、シフタ１０２、１０５に供給する。 - 特許庁

A decoder 12 develops picture data inputted from the terminal 10 in a bit map, stores it in a picture memory and supplies header information of a plural objects included in input picture information to a symbol data extracting circuit 16.例文帳に追加

デコーダ１２は、画像入力端子１０から入力する画像データをビットマップに展開して画像メモリ１４に格納し、入力画像情報に含まれる複数のオブジェクトのヘッダ情報を象徴データ抽出回路１６に供給する。 - 特許庁

A digital output signal Dout is obtained using a delay circuit having built-in delay elements 31-1 to 31-15 and a decoder 16 based on a synthesized value D[15:0] of step signals D_0-D_15 which varies while the time elapses.例文帳に追加

また、遅延素子３１−１〜３１−１５を内蔵した遅延回路・デコーダ１６とを用いることにより、時間が経過するのにつれて異なるステップ信号Ｄ_0〜Ｄ_15の合成値Ｄ［１５：０］を基にして、ディジタル出力信号Ｄｏｕｔを求める。 - 特許庁

A semiconductor memory includes a sense amplifier block sa, a pair of memory cell block mc0, mc1, a pair of word driver block wd1-0, wd1-1, a pair of decoder block dec1-0, dec1-1, and a control circuit block cnt101.例文帳に追加

半導体記憶装置は，センスアンプブロックｓａ，一対のメモリセルブロックｍｃ０，ｍｃ１，一対のワードドライバブロックｗｄ１−０，ｗｄ１−１，一対のデコーダブロックｄｅｃ１−０，ｄｅｃ１−１，および制御回路ブロックｃｎｔ１０１を含む。 - 特許庁

A weighting circuit 15 changes a soft decision result outputted from a binary encoder 14 by taking into consideration codes in the vicinity of the soft decision result, and a block turbo decoder 17 performs repetitive decoding of error correction on the basis of the changed soft decision result.例文帳に追加

重み付け回路１５がバイナリエンコーダ１４から出力された軟判定結果を前後の符号を考慮して変更し、ブロックターボ復号器１７が変更後の軟判定結果に基づいて誤り訂正の繰返し復号を実施するように構成した。 - 特許庁

When rewriting the password, initially set and registered password data is subjected to an operation like an EXOR operation by the password decoder circuit 6 to generate internal password data, and this internal password data is stored into the internal password data register 7.例文帳に追加

また、パスワード書き換え時には、初回に設定登録されたパスワードデータを元にパスワードデコーダ回路６により例えばＥＸＯＲ演算などの演算が行われて内部パスワードデータが生成され、これが内部パスワードデータレジスタ７に格納される。 - 特許庁

To provide a code word extracting apparatus and method thereof capable of extracting a code word from a variable length coded data stream at a high speed, while suppressing the increase in the circuit scale and to provide a decoder, and to provide an image reproducing apparatus that uses the code word extracting apparatus.例文帳に追加

回路規模の増大を抑えつつ高速に可変長符号化データストリームから符号語を抽出できる符号語抽出装置とその方法、この符号化抽出装置を用いた復号化装置および画像再生装置を提供する。 - 特許庁

The output buffers 17a and 17b have different drive capabilities, and an output changeover register 22 and a decoder 24 select either of them in advance, in matching with the load capacity of an external circuit connected to the input/output terminal 18.例文帳に追加

出力バッファ１７ａ，１７ｂは異なる駆動能力を有し、入出力端子１８に接続される外部回路の負荷容量に合わせて、予め出力切替レジスタ２２及びデコーダ２４によって一方が選択されるようになっている。 - 特許庁

To provide a video apparatus equipped with a digital decoder and an On-Screen Display(OSD) circuit having a memory architecture with a reduced memory size, and to provide a process for controlling the memory architecture according to an operation mode of the video apparatus.例文帳に追加

本発明の課題は、デコーダ回路とメモリサイズが低減されたメモリアーキテクチャを有するＯＳＤ回路とを備えたビデオ装置を提供すること、ならびに、ビデオ装置の操作モードに従ってこのメモリアーキテクチャを制御するプロセスを提供することである。 - 特許庁