「decoder circuit」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

In a clock output control circuit 320, a clock command decoder 328 decodes clock commands to output the clocks in circuit block units.例文帳に追加

クロック出力制御回路３２０では、クロックコマンドがクロックコマンドデコーダ３２８によりデコードされ、回路ブロック単位にクロックの出力制御が行われる。 - 特許庁

When the receiving state of the digital audio data DPGM is satisfactory, the digital audio data DPGM outputted from the decoder circuit 14 are extracted from the switch circuit 15.例文帳に追加

デジタルオーディオＤPGMの受信状態が良好なときには、デコーダ回路１４から出力されるデジタルオーディオＤPGMを、スイッチ回路１５から取り出す。 - 特許庁

A voltage source (36) is coupled to the first decoder circuit and sense circuit (38) is coupled to the second decoder to receive an electrical parameter from the selected state-change device and to detect a particular value of the electrical parameter.例文帳に追加

第１のデコーダ回路（３４）には電圧源（３６）が接続され、第２のデコーダ回路（３２）には、、選択された状態変化デバイスから電気的パラメータを受信し電気的パラメータの特定値を検出するセンス回路（３８）が接続される。 - 特許庁

Since it is stopped to supply the read clock to the Viterbi decoder in the mode other than the read mode, all the plural circuit systems composing the Viterbi decoder are in a stopped state of operation, therefore, electricity is not consumed in these circuit systems.例文帳に追加

リードモード以外ではビタビ復号器へのリードクロックの供給が停止しているので、ビタビ復号器を構成する複数の回路系の全ては動作停止状態となっているからこれら回路系の電力消費はない。 - 特許庁

This circuit 64 is consisting of an inverter INV and an OR circuit OR and a picture position adjusting signal PH from a horizontal decoder 56 is inputted to the inverter INV and a picture position adjusting and delaying signal PH1 from the output of the decoder and a delay control circuit 55 is inputted to the OR circuit OR and a horizontal color synchonizing signal HDS is obtained from the output of the circuit 64.例文帳に追加

この回路６４はインバータＩＮＶ及びオア回路ＯＲから成り、インバータＩＮＶには水平デコーダ５６からの画像位置調整信号ＰＨが入力され、その出力と遅延制御回路５５からの画像位置調整遅延信号ＰＨ１がオア回路ＯＲに入力され、その出力から水平色同期信号ＨＤＢを得る。 - 特許庁

A digital processing circuit 11 and a latch circuit 12 are formed on a single semiconductor substrate by being integrated with a CD-ROM decoder 19 composed of an input interface circuit 13, an error correcting/detecting circuit 14 and an output interface circuit 15.例文帳に追加

デジタル処理回路１１及びラッチ回路１２を、入力インタフェース回路１３、誤り訂正／検出回路１４及び出力インタフェース回路１５からなるＣＤ−ＲＯＭデコーダ１９と共に単一の半導体基板上に集積化して形成する。 - 特許庁

An orthogonal transformation circuit 32, a quantization circuit 36, an encoding circuit 38 and a digital watermark decoder 40 are integrated in order to make impossible an external access to a digital watermark decode and a signal compression circuit block 3 acting as the encoding circuit.例文帳に追加

符号化回路としての電子透かしデコードおよび信号圧縮回路ブロック３は外部からのアクセスを不可能にするため、直交変換回路３２、量子化回路３６、符号化回路３８および電子透かしデコーダ４０を一体構成している。 - 特許庁

This circuit is provided with a DRAM core circuit 10 using an address signal multiplexing system, an address decoder 11 of a row system, an address decoder 12 of a column system, and control circuit s NA1-NA4, 15 allotting selectively one part of an input address signal to one part of an address signal of a row system or one part of an address signal of a column system.例文帳に追加

アドレス信号多重化方式を用いたDRAMコア回路10と、ロウ系のアドレスデコーダ11と、カラム系のアドレスデコーダ12と、アドレス信号入力の一部をロウ系のアドレス信号の一部またはカラム系のアドレス信号の一部に選択的に割り当てる制御回路NA1 〜NA4 、15とを具備する。 - 特許庁

A horizontal direction memory 4 once writes therein five regional data A, B, C, D, E generated by a horizontal direction counter circuit 1, a vertical direction counter circuit 2, and a decoder circuit 3 according to write addresses from a horizontal direction counter decoder 5 and the five regional data A, B, C, D, E are read according to read addresses.例文帳に追加

水平方向メモリ４は水平方向カウンタ回路１と垂直方向カウンタ回路２とデコーダ回路３とによって発生された５つの領域データＡ，Ｂ，Ｃ，Ｄ，Ｅを水平方向カウンタデコーダ５からの書込みアドレスで一旦書込み、読出しアドレスで読出される。 - 特許庁

The decoder circuit 50 selectively sets only one output port to be active based on a control signal that is outputted from the microcomputer 40, and the output circuit 60 selectively turns on a pair of adjacent switches based on the active state of each output port of the decoder circuit 50.例文帳に追加

デコーダ回路５０は、マイコン４０から出力される制御信号に基づいて、１つの出力ポートのみを選択的にアクティブ状態とし、出力変換回路６０は、デコーダ回路５０の各出力ポートのアクティブ状態に基づいて、隣接する一対のスイッチを選択的にオン状態とする。 - 特許庁

A scramble circuit 27 is provided between an address buffer 25, a row decoder 21 and a column decoder 23, scrambling is executed with the scramble circuit 27 to the address signal supplied from an external circuit and only one memory cell 19 is selected from the memory cell array 17 depending on the scrambled address signal.例文帳に追加

アドレスバッファ２５と行デコーダ２１及び列デコーダ２３との間にスクランブル回路２７を設け、スクランブル回路２７によって外部から供給されるアドレス信号にスクランブル処理を施し、そのスクランブル処理されたアドレス信号に従って、メモリセルアレイ１７の中から一つのメモリセル１９を選択する。 - 特許庁

To obtain a Viterbi decoder in which the circuitry is simplified as compared with a conventional one while reducing power consumption and the circuit area.例文帳に追加

ビタビ復号器において、従来よりも回路構成を簡易にし、その消費電力および回路面積を削減する。 - 特許庁

A transistor 35 is connected to a decoding circuit 29 to which a block address signal is supplied in each block decoder 12.例文帳に追加

各ブロックデコーダ１２は、ブロックアドレス信号が供給されるデコード回路２９と直列にトランジスタ３５が接続されている。 - 特許庁

The decoder is provided with a normalization circuit that normalizes a logarithmic likelihood Iα to correct the deviation in the distribution of the logarithmic likelihood Iα.例文帳に追加

復号装置は、対数尤度Ｉαの分布の偏りを是正するための正規化を行う正規化回路を備える。 - 特許庁

To simplify constitution of a decoder in a data line driving circuit in a display device in which a multi-line driving method is adopted.例文帳に追加

マルチライン駆動法を採用した表示装置において、データ線駆動回路におけるデコーダの構成を簡素化すること。 - 特許庁

To provide error candidates that are effective for an error correction circuit by a maximum likelihood decoder which creates a decoding target data string.例文帳に追加

復号対象データ列を作成する最尤復号器において、誤り訂正回路に有効なエラー候補を提供する。 - 特許庁

Power supply of a row decoder RD is controlled according to a standby signal STDBY supplied from the standby control circuit.例文帳に追加

ロウデコーダＲＤの電源は、スタンバイ制御回路から供給されるスタンバイ信号ＳＴＤＢＹに従って制御される。 - 特許庁

To provide a decoder circuit capable of easily performing a test inclusive of the state of a transistor added for the test.例文帳に追加

テスト用に追加されたトランジスタの状態も含めてテストを容易に行うことができるデコーダ回路を提供する。 - 特許庁

A coincidence detection circuit 211 detects coincidence of signals from a decoder 80 and the selection circuits 191-195 and 201-206.例文帳に追加

一致検出回路２１１はデコータ８０及び選択回路１９１〜１９５，２０１〜２０６の信号の一致を検出する。 - 特許庁

A second transistor M2-1 of N channel type is connected between a wordline WL1 and a decoder circuit 10-1.例文帳に追加

ワード線ＷＬ１とデコーダ回路１０−１の間には、Ｎチャネル型の第２のトランジスタＭ２−１が接続されている。 - 特許庁

This reed Solomon decoder is characterized in provision of a quotient ROM 30 for a division circuit that realizes part of the Euclid algorithm.例文帳に追加

Ｅｕｃｌｉｄアルゴリズムにおける割り算回路の部分に商ＲＯＭ３０を設けたことを特徴としている。 - 特許庁

The power supply control circuit 109 is connected between the input terminals 41-43 and the decoder 103 in parallel by wire-bonding.例文帳に追加

電源制御回路１０９は、入力端子４１乃至４３とデコーダ１０３間にワイヤボンディングで並列接続される。 - 特許庁

Thereby, Y decoder of the sub-register block 10S and the register block 10R is shared so that the circuit structure is simplified.例文帳に追加

これにより、サブレジスタ・ブロック１０Ｓとレジスタ・ブロック１０ＲのＹデコーダを共用できるので、回路規模が簡素化できる。 - 特許庁

To provide a Reed Solomon code decoder that decodes a Reed Solomon code at high-speed with a small scale circuit.例文帳に追加

リードソロモン符号の復号を小規模の回路で高速に行うことができるリードソロモン符号復号化装置を提供する - 特許庁

A ROM decoder 22 decodes a specified signal from the fuse circuit 21 and outputs 32 decoded signals ROM.例文帳に追加

ＲＯＭデコーダ２２は、ヒューズ回路２１からの指定信号を復号化して３２本の復号信号ＲＯＭを出力する。 - 特許庁

A programmable delay circuit includes a plurality of delay blocks, a plurality of corresponding tri-state drivers and at least one decoder.例文帳に追加

プログラマブル遅延回路は、複数の遅延ブロック、複数の対応するトライステート・ドライバ、および少なくとも１つのデコーダを含む。 - 特許庁

Receiving this, a main decoder circuit 20 makes a word line in the bank in which erasing-verify is passed a whole non-selection state.例文帳に追加

これを受けて、メインデコーダ回路２０は、消去ベリファイがパスしたバンクにおけるワード線を全非選択状態とする。 - 特許庁

The image decoder is also provided with an up-sample circuit 60 that receives the image output data and applies up-sample processing to the image output data.例文帳に追加

画像復号化装置１は、画像出力データを受けてアップサンプルを行なうアップサンプル回路６０をさらに備える。 - 特許庁

The reproducing device 100 is equipped with an optical head 11, a reproduced signal amplifying circuit 12, a servo circuit 13, a servo mechanism 14, a spindle motor 15, a differentiator 16, a decoder 17, a control circuit 18, a magnetic head driving circuit 19, a liquid crystal driving circuit 20, a laser driving circuit 21, and a magnetic head 22.例文帳に追加

再生装置１００は、光学ヘッド１１と、再生信号増幅回路１２と、サーボ回路１３と、サーボ機構１４と、スピンドルモータ１５と、差分器１６と、復号器１７と、制御回路１８と、磁気ヘッド駆動回路１９、液晶駆動回路２０と、レーザ駆動回路２１と、磁気ヘッド２２とを備える。 - 特許庁

When "semi-synchronism detection" is selected based on the evaluation value H, the semi-synchronism detection circuit 4, the signal discriminator 6, and the differential decoder 7 are operated and the select circuit 10 selects and outputs the output signal from the differential decoder 7.例文帳に追加

評価値Ｈに基づいて「準同期検波」が選択された場合、準同期検波回路４、信号判定器６、及び差動復号器７を動作させ、選択回路１０において差動復号器７の出力信号を選択して出力する。 - 特許庁

This device is provided with an address baffer 1, a first pre- decoder 2, a register circuit 3, a fuse data storing section 4, a first multiplexer 5, a second pre-decoder 6, an inverter 7, a second multiplexer 8, and a memory cell array 9.例文帳に追加

アドレスバッファ１と、第１のプリデコーダ２と、レジスタ回路３と、ヒューズデータ記憶部４と、第１のマルチプレクサ５と、第２のプリデコーダ６と、インバータ７と、第２のマルチプレクサ８と、メモリセルアレイ９と、を備えている。 - 特許庁

A display-off(DSP-OFF) signal is made to be inputted to a decoder 258 and a voltage-off circuit 266 is provided in the decoder 258 in order to make voltages to be applied to data lines constant in a flyback period.例文帳に追加

ディスプレイオフ（ＤＳＰ＿ＯＦＦ）信号をデコーダ２５８に入力させ、帰線期間においてデータ線に印加する電圧を一定にするために、デコーダ２５８内に電圧オフ回路２６６を設けた。 - 特許庁

To reduce memory band width of an external memory required for an integrated circuit in which plural functions of a video decoder, an audio decoder and a system controller or the like are integrated on one chip.例文帳に追加

本発明は、１チップにビデオ復号器、オーディオ復号器、システム制御装置などの複数の機能を統合した集積回路のために必要な外部メモリのメモリバンド幅を削滅することを目的とする。 - 特許庁

To minimize the entire circuit scale of the trellis decoder by minimizing the number of bits of an input signal to a delay circuit, so as to reduce the number of components of the delay circuit as much as possible.例文帳に追加

トレリスデコーダにおいて、遅延回路への入力ビット数をできるだけ減らすことにより遅延回路の素子数をできるだけ少なくし、それによって全体の回路規模ができるだけ小さくすること。 - 特許庁

The device has an optical pickup 12, a head amplifier 13, an ATIP demodulator circuit 14, an ATTP decoder circuit 15, a CRC error counter circuit 16, and a CPU 17 and performs spindle control for the optical disk 11.例文帳に追加

光ピックアップ１２とヘッドアンプ１３とＡＴＩＰデモジュレータ回路１４とＡＴＩＰデコーダ回路１５とＣＲＣエラーカウンタ回路１６とＣＰＵ１７とを有して光ディスク１１をスピンドル制御する。 - 特許庁

A semiconductor switch circuit comprises: a switch unit 1, a decoder unit 3, a driver unit 2, a DC-DC converter 5, a first filter circuit 9n, a first filter bypass circuit 10, and a first bypass control circuit 11a.例文帳に追加

本発明の実施形態の半導体スイッチ回路は、スイッチ部１、デコーダ部３、ドライバ部２、ＤＣ−ＤＣコンバータ５、第１のフィルタ回路９ｎ、第１のフィルタバイパス回路１０、及び第１のバイパス制御回路１１ａを備える。 - 特許庁

The data transmitter comprises an authenticator circuit 18 for authenticating an addressed device for receiving transmitted data, a decoder circuit 19 for decoding encrypted data and a re-encrypting circuit 20 for re- encrypting the decoded data by the deciphering circuit 19.例文帳に追加

データの送信先の装置の認証を取る認証回路１８と、暗号化されたデータを解読する暗号解読回路１９と、暗号解読回路１９で解読されたデータを再暗号化する再暗号化回路２０とを備える。 - 特許庁

By the control signal producing circuit 12, the control signal is produced in accordance with the discrimination result of the magnetic tape discriminating circuit 14, and the transmitted control signal is discriminated by the decoder circuit 6 to control the gain of the reproduction amplifier circuit 501.例文帳に追加

制御信号生成回路１２は磁気テープ判別回路１４の判別結果に基づき制御信号を生成し、デコーダ回路６は伝送された制御信号を識別して再生増幅回路５０１の利得を制御する。 - 特許庁

The second latch circuit 33 receives the holding signal 'holdz' from the second control circuit 32, and outputs a signal latching an output signal of the first latch circuit 12 responding to the holding signal 'holdz' to a decoder circuit 13.例文帳に追加

第２ラッチ回路３３は、第２制御回路３２から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチした信号をデコーダ回路１３に出力する。 - 特許庁

The reproducing device 100 is furnished with an optical head 11, reproduced signal amplifier circuit 12, servo circuit 13, servo mechanism 14, spindle motor 15, differential device 16, decoder 18, control circuit 19, magnetic head driving circuit 20, laser driving circuit 21, and magnetic head 22.例文帳に追加

再生装置１００は、光学ヘッド１１と、再生信号増幅回路１２と、サーボ回路１３と、サーボ機構１４と、スピンドルモータ１５と、差分器１６と、復号器１８と、制御回路１９と、磁気ヘッド駆動回路２０、レーザ駆動回路２１と、磁気ヘッド２２とを備える。 - 特許庁

The slice decoder control circuit 46 supplies a write pointer of a slice 4 to the slice decoder 48 in timing A to allow the slice decoder 48 to decode the slice 4, supplies a write pointer of a slice 5 to the slice decoder 49 in timing B to allow the slice decoder 49 to decode the slice 5 and repeats the similar processing until decoding of the final slice is finished.例文帳に追加

スライスデコーダ制御回路４６は、スライスデコーダ４７乃至４９から入力されるデコード処理の完了を示す信号の入力を基に、タイミングＡで、スライスデコーダ４８にスライス４の書き込みポインタを供給してデコードさせ、タイミングＢで、スライスデコーダ４９にスライス５の書き込みポインタを供給してデコードさせ、以下、最後のスライスのデコードが終了されるまで同様の処理が繰り返される。 - 特許庁

These pieces of information, in the same way as video information, are displayed on a liquid crystal display panel 26L, 26R through an OSD(on-screen display) circuit 35, a mixer circuit 36 and a decoder 24.例文帳に追加

これらの情報は画像情報と同様に、ＯＳＤ回路３５、混合回路３６、デコーダ２４を介して液晶表示パネル２６Ｌ、２６Ｒに表示する。 - 特許庁

A reading head 6, a memory 7, an ATRAC(adaptive transform acoustic coding) decoder 8, a this time reading part detecting circuit 9, a next time reading part detecting circuit 10 are connected to a CPU 5 through a bus bar.例文帳に追加

ＣＰＵ５にバスバーを介して、読取ヘッド６，メモリ７，ＡＴＲＡＣデコーダ８，今回読取パート検出回路９，次回読取パート検出回路１０を接続する。 - 特許庁

To provide a data decoder having a simple circuit configuration, that can perform high speed processing by using a simple circuit capable of detecting and eliminating a marker code at a high speed.例文帳に追加

マーカーコードの検出および削除を簡単な回路で高速に行なうことにより、回路構成が簡単で処理速度の高速なデータ復号化装置を提供する。 - 特許庁

To provide a positive charge pumping voltage switching circuit in which a write-in time characteristic of a flash memory can be improved, and a row decoder circuit of a flash memory using it.例文帳に追加

フラッシュ・メモリの書き込み時間(Write time)特性を改善し得るポジティブ・チャージ・ポンピング電圧スイッチング回路及びそれを用いたフラッシュ・メモリのローデコーダ回路を提供すること。 - 特許庁