「decoder circuit」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

To provide a display apparatus in which an increase of a chip size is avoided by reducing the number of transistors in a decoder circuit compared with a prior art.例文帳に追加

従来よりもデコード回路のトランジスタ数を削減して、チップサイズの増大を抑えることが可能なる表示装置を提供する。 - 特許庁

An EFM/CD decoder 9 and a write strategy circuit 10 record the data in the optical disk 1 according to the generated EFM clock.例文帳に追加

ＥＦＭ／ＣＤデコーダ９及びライトストラテジ回路１０は、生成されたＥＦＭクロックに従って、データを光ディスク１に記録する。 - 特許庁

To provide a semiconductor integrated circuit device for driving a liquid crystal wherein a layout area and a gate capacitance of a ROM decoder are reduced.例文帳に追加

ＲＯＭデコーダのレイアウト面積およびゲート容量を低減させた液晶駆動用半導体集積回路装置を提供する。 - 特許庁

The main decoder 121 includes a latch circuit for holding decode signals obtained by decoding the second part of the pre-decode signal at each bank.例文帳に追加

メインデコーダ１２１は、プリデコード信号の第２の部分をデコードして得られるデコード信号をバンクごとに保持するラッチ回路を含んでいる。 - 特許庁

To provide an encoder, decoder, and encoding method capable of encoding and decoding data with a small circuit.例文帳に追加

データの符号化および復号化を小規模な回路によって実現することができる符号器、復号器および符号化方法を提供すること。 - 特許庁

A signal processing circuit 25 which has the functions of a converter 26 and a decoder 27 is provided and a 1st and a 2nd input system are supplied.例文帳に追加

コンバータ２６とデコーダ２７の機能を有する信号処理回路２５を設けて、第１および第２入力系を供給する。 - 特許庁

An element decoder 50I deinterleaves data outputted from a soft-output decoding circuit 90 through an interleaver 100.例文帳に追加

要素復号器５０_Iは、インターリーバ１００によって、軟出力復号回路９０から出力されたデータに対してデインターリーブ処理を行う。 - 特許庁

To narrow the area of a sub amplifier circuit of a semiconductor storage device when providing a startup signal for the sub amplifier from a column decoder side.例文帳に追加

サブアンプ起動信号を列デコーダ側から供給する際に半導体記憶装置におけるサブアンプ回路の面積を狭くする。 - 特許庁

To easily inspect trouble of an address decoder circuit including readout of data stored in a data memory section corresponding to an address signal.例文帳に追加

アドレス信号に対応するデータメモリ部に記憶されたデータの読出しも含めたアドレスデコーダ回路の障害を容易に検査可能とする。 - 特許庁

The corrected data outputted from the RS-LDC decoder 14 are sent to a data output circuit 20 and are utilized in succeeding applications.例文帳に追加

ＲＳ−ＬＤＣデコーダ１４から出力された訂正データは、データ出力回路２０に送られ、以後のアプリケーションで利用される。 - 特許庁

In this front-end signal interpolation circuit, an address decoder 27 sets a memory 25 to the write mode to determine the address during the period where a flaw detection signal 43 is not supplied.例文帳に追加

キズ検出信号４３が供給されない期間、アドレスデコーダ２７は、メモリ２５を書き込みモードとし、アドレスを決定する。 - 特許庁

This reproduced signal is fed to a reproduction processing section 3, from which a bit stream is extracted and fed to a decoder circuit 4.例文帳に追加

この再生信号が再生処理部３に供給されてビットストリームが取り出され、このビットストリームがデコーダ回路４に供給される。 - 特許庁

In an OFDM receiving device, a TS reproducing circuit 17 for inserting the null packet and generating and outputting a smoothed transport stream is provided on the poststage of RS decoder circuit.例文帳に追加

ＯＦＤＭ受信装置は、ＲＳ復号回路の後段に、ヌルパケットの挿入を行うとともにスムージングしたトランスポートストリームを生成して出力するＴＳ再生回路１７を備えている。 - 特許庁

In a judgement circuit 4, in the case that the VLC of the short code is not detected by the short code decoder 2, the decoded result and the number of the bit sent from the combination circuit 3 for decoding are outputted.例文帳に追加

判定回路４では、短コードデコーダ２により短コードのＶＬＣが検出されなかった場合、デコード用組み合わせ回路３から送られたデコード結果とビット数を出力する。 - 特許庁

Further, the sample-hold circuits are prepared by the same number or above as the pulses existing in the reference period, and the ranks of the pulses are operated/controlled by a counter circuit/decoder circuit.例文帳に追加

なお、サンプルホ−ルド回路は基準周期内に存在するパルスと同数以上用意し、パルスの序列は、カウンタ−回路及びデコ−ダ回路により演算し、制御する構成とした。 - 特許庁

The control voltage generating circuit 213 comprises a decoder circuit and outputs a plurality of reference voltages based on the reference current of each chip selected based on chip correction data.例文帳に追加

制御電圧発生回路２１３はデコーダ回路を有し、チップ毎の基準電流をチップ補正データにより選択し、選択した基準電流に基づいて複数の基準電圧を出力する。 - 特許庁

When the output of the decoder circuit 10-1 is low, the wordline WL1 is in the non-selective state, and a high voltage Vee from a switching circuit 20-1 is not output to the wordline WL1.例文帳に追加

デコーダ回路１０−１の出力がロウの時は、ワード線ＷＬ１は非選択状態であり、スイッチング回路２０−１からの高電圧Veeはワード線ＷＬ１に出力されない。 - 特許庁

The device includes: a decoder 121; an OSD signal creation circuit 122; two line buffers (123, 124); a YUV to RGB conversion circuit 125; a selector 126; a DA converter 127; and the like.例文帳に追加

デコーダ１２１、ＯＳＤ信号生成回路１２２、２つのラインバッファ（１２３、１２４）、ＹＵＶ→ＲＧＢ変換回路１２５、セレクタ１２６及びＤＡコンバータ１２７などを有している。 - 特許庁

A counter circuit s3 is started by a frame signal s3 being a reference signal of the data s2, counts the number of input data and transfers a counter value showing the number of input data to the decoder circuit 4.例文帳に追加

カウンタ回路３はデータｓ２の基準信号であるフレーム信号ｓ３で起動されて入力データ数を計数し、その入力データ数を示すカウンタ値をデコーダ回路４に渡す。 - 特許庁

To make it possible to simplify the circuit considerably based on because a shift register in a syndrome arithmetic circuit usable in common for an error correction decoder.例文帳に追加

シンドローム演算回路中のシフトレジスタは誤り訂正復号器とも共用可能であることから、総合的に本発明が大幅な回路の簡素化を可能とすることを課題とする。 - 特許庁

Further, by disposing a selection circuit and a non-selection circuit which is turned on by the use of complementary address signals, the formation of a decoder using the same type transistor is permitted too.例文帳に追加

また、相補的なアドレス信号によってオンする選択回路および非選択回路を設けることによって、同一型のトランジスタを用いてデコーダを形成することも可能になる。 - 特許庁

This device is provided with a decoder circuit 14 for decoding and outputting digital audio data DPGM of a program and digital audio data DCM of the commercial and a memory circuit 31 for storing the digital audio data DCM.例文帳に追加

番組のデジタルオーディオデータＤPGMおよびコマーシャルのデジタルオーディオデータＤCMをデコードして出力するデコーダ回路１４と、デジタルオーディオＤCMを記憶するメモリ回路３１とを設ける。 - 特許庁

In the audio/video decoder 10, a system clock regenerating circuit 102 regenerates a system clock based on a time reference PCR obtained from a multiplex stream at a multiplex stream demultiplexer circuit 100.例文帳に追加

オーディオ・ビデオ復号装置10は、システムクロック再生回路102 が多重ストリーム分離回路100 にて多重ストリームから検出された時刻基準参照値PCR に基づいてシステムクロックを再生する。 - 特許庁

The semiconductor memory device has: a first bank including a first block and a first writing load circuit; a second bank including a second block and a second writing load circuit; and a bank decoder which selects the first bank and the second bank.例文帳に追加

第１ブロック、第１書き込み負荷回路を含む第１バンクと、第２ブロック、第２書き込み負荷回路を含む第２バンクと、第１バンクと第２バンクを選択するバンクデコーダとを備える。 - 特許庁

An active matrix type liquid crystal display device with a built-in driving circuit using thin film transistors is configured so that a vertical scanning circuit is composed of thin film transistors so as to scan scanning signal wiring at random by decoding address signals from an external liquid crystal control circuit by a decoder circuit, and the decoder circuit composed of thin film transistors comprises pull-up resistance and plural switching elements.例文帳に追加

薄膜トランジスタによる駆動回路内蔵型アクティブマトリクス液晶表示装置において、薄膜トランジスタで構成された垂直走査回路の構成として、外部液晶コントローラ回路からのアドレス信号をデコーダ回路でデコードすることにより、走査信号配線をランダム走査する構成であって、薄膜トランジスタによるデコーダ回路の構成として、プルアップ抵抗と複数のスイッチング素子で構成されたことを特徴とする。 - 特許庁

Also, regarding the memory cell matrix among the divided peripheral circuit and memory cell matrix, the entire connection verification is performed for a decoder, the connection verification is performed within a constituting element for a common signal line and an intrinsic signal line in the constituting elements other than the decoder, and a unit circuit is taken out and the connection verification is performed.例文帳に追加

また、分割した周辺回路とメモリセルマトリックスのうちメモリセルマトリックスに関してデコーダは全体の接続検証を行い、デコーダ以外の構成要素において共通信号線、固有信号線は構成要素内で接続検証を行い、単位回路は取り出して接続検証を行う。 - 特許庁

For example, when voltage VPW detected in the VPW voltage detecting circuit is a threshold value or more, the VNEG control circuit 18 supplies the negative voltage VNEG1 to the X decoder 11, when the voltage VPW is less than the threshold value, the negative voltage is supplied to the X decoder 11.例文帳に追加

例えば、ＶＮＥＧ制御回路１８は、ＶＰＷ電圧検出回路において検出された電圧ＶＰＷがしきい値以上である場合には、負電圧ＶＮＥＧ１を、電圧ＶＰＷがしきい値未満である場合には、負電圧ＶＮＥＧ２をＸデコーダ１１に供給する。 - 特許庁

And the output signal of the second adaptive equalizer circuit 9 is supplied to a decoder 10 of, for example, a Viterbi decoding algorithm, and the signal from this decoder 10 is supplied to, for example, an error correction code decoding circuit 11, and reconstructed into digital data simultaneously with error correction.例文帳に追加

そして第２の適応型等化回路９の出力信号が、例えばビタビ復号アルゴリズムによるデコーダー１０に供給され、このデコーダー１０からの信号が、例えば誤り訂正符号復調回路１１に供給されて、誤り訂正と同時にデジタルデータの再構築が行われる。 - 特許庁

An X address decoder 120 controlled by an X control circuit 112 selects X selection lines of a column designated by an X address, and a Y address decoder 140 controlled by a Y control circuit 116 selects Y selection lines of a row designated by a Y address.例文帳に追加

Ｘ制御回路１１２によって制御されるＸアドレスデコーダ１２０は、Ｘアドレスにより指定される列のＸ選択線を選択し、Ｙ制御回路１１６によって制御されるＹアドレスデコーダ１４０は、Ｙアドレスにより指定される行のＹ選択線を選択する。 - 特許庁

An internal memory control circuit 15 and an external memory control circuit 16 are provided for an input interface 11, an error correcting circuit 12, an error detecting circuit 13, and an output interface 14, and both circuits 15 and 16 and an internal memory 16 constitute a CD-ROM decoder 10.例文帳に追加

入力インタフェース１１、誤り訂正回路１２、誤り検出回路１３及び出力インタフェース１４に対して、内部メモリ制御回路１５及び外部メモリ制御回路１６を設け、内部メモリ１６と共にＣＤ−ＲＯＭデコーダ１０を構成する。 - 特許庁

The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.例文帳に追加

不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁

To provide an error correction decoder and an error correction decoding method which suppress increase of circuit scale by sharing circuits and performs Low-Density Parity-Check (LDPC) decryption corresponding to a plurality of coding ratios.例文帳に追加

回路を共有化して回路規模の増大を抑えつつ、複数の符号化率に対応したＬＤＰＣ（Low-Density Parity-Check）復号を行うこと。 - 特許庁

An integrated circuit 3 includes a TSIF 31, an RS decoder 32, a built-in SRAM 33, a DRAM interface 34 and a central processing unit 35.例文帳に追加

集積回路３は、ＴＳＩＦ３１、ＲＳデコーダ３２、内蔵ＳＲＡＭ３３、ＤＲＡＭインターフェース３４、中央処理ユニット３５を具備する。 - 特許庁

When integration of the integration section is completed, a resister 53 supplies the values stored in the accumulator 62 to an address ECC decoder circuit 24.例文帳に追加

積分区間の積分が終了すると、レジスタ５３が、累算器６２に記憶されている値を、アドレスＥＣＣデコーダ回路２４に供給する。 - 特許庁

The decoder driver unit 12-1 consists of a P channel MOS transistor P1, an N channel MOS transistor N1 and a NAND circuit ND1.例文帳に追加

デコーダ・ドライバユニット１２−１は、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１及びＮＡＮＤ回路ＮＤ１から構成される。 - 特許庁

Thus, the area of the decoder 258 is made to be smaller than that of the conventional gate constitution by roughly 40% to be simplified as constitution of the data line driving circuit.例文帳に追加

これにより、データ線駆動回路の構成として、従来のゲート構成より面積が４０％小さくなり、デコーダ２５８を簡素化できる。 - 特許庁

A semiconductor memory device is characterized in that it is provided with a memory cell array, a row address buffer, a column address buffer, a write protection circuit, and a column decoder.例文帳に追加

メモリセルアレイ、ローアドレスバッファ、カラムアドレスバッファ、書込み保護回路、及びカラムデコーダを備えることを特徴とする半導体メモリ装置である。 - 特許庁

The sub-picture decoder 32 decodes the sub-picture data to be inputted from the switch 31, and outputs a sub-video signal to be obtained to a mixing circuit 28.例文帳に追加

サブピクチャデコーダ３２は、スイッチ３１から入力されるサブピクチャデータをデコードし、得られる副映像信号を混合回路２８に出力する。 - 特許庁

To provide a semiconductor storage device capable of reducing a leakage current in a decoder circuit during nonselection.例文帳に追加

本発明は、非選択時にデコーダ回路におけるリーク電流を削減することが可能な半導体記憶装置を提供することを目的とする。 - 特許庁

A Reed-Solomon error rate processing circuit 6 retrieves the error flag from the Reed-Solomon decoder 3, to calculate a second error rate.例文帳に追加

リード・ソロモン誤り率計算回路６は、リード・ソロモン復号器３から入力されるエラーフラグを入力して第２誤り率を算出する。 - 特許庁

An AV decoder 7 decodes AV data supplied from the receive buffer 6, based on the receive clock supplied from the reception clock generating circuit 8.例文帳に追加

AVデコーダ７は、受信クロック発生回路８より供給される受信クロックに基づいて、受信バッファ６より供給されるAVデータをデコードする。 - 特許庁

The taken out n pieces of frames are continuously supplied to the decoder circuit 413, then the digital audio data are obtained at the speed of m/n times the speed at the recording operation.例文帳に追加

この取り出したｎ個のフレームをデコーダ回路４１３に連続的に供給してデジタルオーディオデータを記録時のｍ／ｎ倍速で得る。 - 特許庁

A pulse generating circuit 5 generates timing pulses PULSE, PULSEN based on the clock CK1, and the row decoder 7 is activation-controlled by this timing pulses PULSE, PULSEN.例文帳に追加

パルス発生回路５は、クロックＣＫ１に基づいてタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生し、ロウデコーダ７はこのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮにより活性化制御がなされる。 - 特許庁

A sub-band synthesizing filter bank 34 synthesizes outputs of the sub-band decoder 31 and the level correction circuit 33 to restore digital audio data (PCM data).例文帳に追加

サブバンド合成フィルタバンク３４は、サブバンドデコーダ３１およびレベル補正回路３３の出力を合成してディジタルオーディオデータ（ＰＣＭデータ）に戻す。 - 特許庁

An optical pickup 4 reads compressed data in an LP2 mode stored in an MD 3, and an encoder/decoder/signal processing circuit 6 decodes the read compressed data.例文帳に追加

ＭＤ３に格納されているＬＰ２モードの圧縮データを光ピックアップ４で読み取り、エンコーダ／デコーダ／信号処理回路６でデコードする。 - 特許庁