「delay memory」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

This program makes a computer execute: a procedure 1 for receiving the input of a logical description to an integrated circuit and a plurality of paths to be evaluated from a memory; a procedure 2 for obtaining the path evaluation value indicating the delay of the paths from the respective input paths; and a procedure 3 for estimating paths with the large evaluation value to be the critical paths.例文帳に追加

本発明のプログラムは、集積回路に対する論理記述と、評価の対象としての複数のパスとの入力をメモリから受け取る手順と、入力された各パスに対してパスの遅延を表すパス評価値を求める手順と、評価値の大きいパスをクリティカルパスとして推定する手順とを計算機に実行させる。 - 特許庁

To provide a semiconductor memory device in which read speed can be increased and current consumption can be reduced by preventing the output of data errors by making the delay caused by parasitic CR equal to or more by arranging an ATD pulse synthesizing circuit at a center of a chip and suppressing parasitic CR as much as possible.例文帳に追加

ＡＴＤパルス合成回路をチップ中央に配置することで、寄生ＣＲを極力揃えることにより、寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる半導体記憶装置を提供する。 - 特許庁

A resource managing apparatus has bandwidth information 120 with a plurality of slots, each having highest priority order information for mediating access conflict, and priority master information 121 for specifying a master for reducing access delay to a memory 105 that is a shared resource as a priority master in a plurality of masters 101, 102, 103 as mediation information 113.例文帳に追加

各々アクセス競合を調停するための最優先順位情報を有する複数のスロットを持つ帯域幅情報１２０と、複数のマスタ１０１，１０２，１０３のうち共有リソースであるメモリ１０５へのアクセス遅延を低減したいマスタを優先マスタとして指定するための優先マスタ情報１２１とを調停情報１１３として持つ。 - 特許庁

There are packaged on the communication apparatuses 1, 2 a relaying path not mediating a memory device and a return path, and switches 223, 233, a CPU 140 of the communication apparatus 1 for managing the reference time instructs changeover of the return path from the transmission path to measure the transmission path delay and simultaneously a CPU 240 of a communication apparatus 2, a measurement object executes synchronization correction.例文帳に追加

通信装置１，２に記憶装置を経由しない中継路および折り返し経路とそれらの切り替え器２２３，２３３を実装し、基準時間を管理する通信装置１のＣＰＵ１４０が伝送路から折り返し経路の切り替えを指示して伝送路遅延を計測し、同時に計測対象の通信装置２のＣＰＵ２４０が同期補正を行う。 - 特許庁

An overcurrent detection circuit 502b of the circuit part 502 regularly performs overcurrent detection based on a current value and a detection time necessary for the overcurrent detection which are set in a nonvolatile memory 502a, and instantaneously turns off, upon the detection of a set overcurrent, the power supply of the board concerned regardless of the delay operation of the power supply on/off-control signal.例文帳に追加

電源制御回路部５０２の過電流検知回路５０２ｂでは、不揮発メモリ５０２ａに設定された過電流検知に必要な電流値と検知時間を基に常に過電流検知を行い、設定の過電流の検知時、電源ＯＮ／ＯＦＦ制御信号の遅延動作に関わりなく、該当ボードの電源を即時ＯＦＦする。 - 特許庁

The memory control system is characterized in that a voltage control part 106 varies source voltages of a plurality of buffers 200 and 201 used to access a bus signal composed of a plurality of data signals respectively and thus output delay times of the buffers are varied to suppress crosstalk due to simultaneous switching of the signals for improvement of the waveform quality of signals on a substrate.例文帳に追加

複数のデータ信号により構成されるバス信号へのアクセスに使用する複数のバッファ２００、２０１において、各バッファの電源電圧を電圧制御部１０６によりそれぞれ変化させることにより、各バッファの出力遅延時間を変化させて信号の同時スイッチングによるクロストークの発生を抑える、基板上信号の波形品質の向上を可能とするメモリ制御方式。 - 特許庁

A TDLL generates a clock tclk0 and a tclk90 having 90° phase difference from the tclk0 on the basis of a supply clock CTM and accurately and easily makes the phase delay between the CFM and the transmission data 90° by synchronizing the CFM with the tclk0 by a CFM transmission circuit being the same as a transmission circuit and transmitting the CFM to a memory side.例文帳に追加

ＴＤＬＬは供給クロックＣＴＭに基づいて、クロックｔｃｌｋ０と、このｔｃｌｋ０に対して９０度の位相差があるｔｃｌｋ９０を生成し、しかも、ＣＦＭを送信回路と同一のＣＦＭ送信回路によりｔｃｌｋ０に同期してメモリ側に送信することにより、ＣＦＭと送信データの間の位相遅延を正確且つ容易に９０度とする。 - 特許庁

In read or write operation, in a freeze releasing circuit 60 in a semiconductor memory device, when a row-act signal /ROWACT is not activated in the prescribed period decided by a trailing edge delay circuit DL10 after a chip enable-signal/CE is made an H level, a freeze reset signal /FREEZRST is outputted from a logic gate L14 after the elapse of the prescribed period.例文帳に追加

書込または読出動作時、半導体記憶装置内のフリーズ解除回路６０において、チップイネーブル信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ１０にて決定される所定期間中にロウアクト信号／ＲＯＷＡＣＴが活性化されない場合、所定期間経過後に論理ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲＳＴが出力される。 - 特許庁

The memory interface circuit 267 inputs the delay signals 11, 12, and 13 of a plurality of fields where discontinuity of the frame discontinuous period generated by frame frequency change is minimized and an interface field information 244 of a present field 11 into an IP conversion circuit 246, according to the results of a frame frequency comparison circuit 320, and the IP conversion circuit 246 performs IP conversion, based on these input signals.例文帳に追加

メモリインタフェース回路２６７は、フレーム周波数比較回路３２０の結果に応じて、フレーム周波数変化のために生じるフレーム不連続期間の不連続性を最小限に抑えた複数フィールドの遅延信号１１、１２、１３と現フィールド１１のインタレースフィールド情報２４４をＩＰ変換回路２４６へ入力し、ＩＰ変換回路２４６はこれらの入力信号をもとにＩＰ変換を行う構成とした。 - 特許庁

The semiconductor memory device capable of performong a fast operation is provided with: a redundancy replacement discriminating circuit chain; a pseudo redundancy replacement discriminating circuit chain having almost the same delay time as the redundancy replacement discriminating circuit chain; and the redundancy replacement discriminating circuit operated with a minimum margin by outputting the redundancy discriminated result of the redundancy replacement discriminating circuit chain by an output of the pseudo redundancy replacement discriminating circuit chain.例文帳に追加

リダンダンシ置換判定回路チェーンと、リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンとを設け、擬似リダンダンシ置換判定回路チェーンの出力によりリダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力することで最小のマージンで動作するリダンダンシ置換判定回路、及びこれを備え高速動作可能な半導体記憶装置が得られる。 - 特許庁

In an ultrasound receive beamformer 301, signals from two or more aperture elements are multiplexed at the input 107 of each beamformer channel 303, stored in different portions of a delay memory 309, delayed and apodized (313) in a time-multiplexed fashion, demultiplexed (312) at the output of the channel 303, and summed in different summation units 335 running at an upsampled rate.例文帳に追加

超音波受信ビームフォーマ３０１において、２つまたはそれ以上の開口素子からの信号が、各々のビームフォーマチャネル３０３の入力１０７において多重化（３０８）され、遅延メモリ３０９の異なる部分に保存され、遅延され、時分割多重方式でアポダイゼーション（３１３）され、そのチャネル３０３の出力において多重分離（３１２）され、アップサンプリングされたレートで動作する異なる加算部３３５において加算される。 - 特許庁

To obtain a semiconductor storage device in which a conventional circuit easily prevents malfunction such as output noise and latch data break, output delay, etc., due to the data lines of a reading system from a pair of bit lines to an output buffer being influenced by the noise generated by the operation of a peripheral circuit without adding an unnecessary control circuit and an unnecessary layout for noise measurement and deterioration of a memory circuit.例文帳に追加

余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得る。 - 特許庁

The memory device 18 stores machine-readable instructions that, when executed by the processor 16, enable the processor 16 to determine a set of error estimates corresponding to pseudo-range measurements derived from the plurality of signals, to determine an error covariance matrix for a main navigation solution using ionospheric-delay data, and to determine at least one protection level value based on the error covariance matrix, using a parity space technique.例文帳に追加

メモリデバイス１８は、機械読取り可能命令を格納しており、この命令はプロセッサ１６によって実行されると、プロセッサ１６が、複数の信号から導出される擬似距離測定値に対応する１組の誤差推定値を求めること、電離層遅延データを用いて、主航行解のための誤差共分散行列を求めること、及びパリティ空間技法を用いて、誤差共分散行列に基づいて、少なくとも１つの保護レベル値を求めることを可能にする。 - 特許庁