「delay memory」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

In a delay calculator 22, the data transmitted from the synchronous memory according to the read command are fetched according to the clock signal CLK of which the delay amount is adjusted by selecting the number of buffers 29 to be routed, and the delay amount is adjusted in accordance with the fetched data.例文帳に追加

遅延計算器２２は、リードコマンドに応じて同期型メモリから送信されたデータを、経由するバッファ２９の数を選択することにより遅延量を調整したクロック信号ＣＬＫに応じて取り込み、取り込んだデータに基づいて遅延量を調整する。 - 特許庁

The integrated circuit is provided with a delay adjusting circuit 3e in the paths from the scan FF1k to the selector 2e so that a signal delay time from a memory data output DOUT to the selector 2e becomes the same as a signal delay time from the output of the scan FF1k to the selector 2e.例文帳に追加

スキャンＦＦ１ｋからセレクタ２ｅへの経路上に、メモリデータ出力ＤＯＵＴからセレクタ２ｅへの信号遅延時間と、スキャンＦＦ１ｋの出力からセレクタ２ｅへの信号遅延時間とが同じになるように遅延調整回路３ｅを備える。 - 特許庁

To prevent delay of data reading corresponding to a read request and to reduce a processing load of a processor controlling a cache memory.例文帳に追加

リード要求に応じたデータの読み出しの遅延を抑制するとともに、キャッシュメモリを制御するプロセッサの処理負荷を軽減すること。 - 特許庁

To solve memory capacity insufficiency, the delay of a display speed and the degradation of small character display quality in the case of loading characters on information equipment.例文帳に追加

情報機器に文字を搭載する場合、メモリー容量不足、表示速度の遅延及び小文字表示品質の劣化を解決する。 - 特許庁

A predetermined time delay may be specified between each memory access by each IO device of a predetermined group.例文帳に追加

予め定められたグループの各入出力装置による各メモリアクセスの間に、予め定められた時間遅れが規定されてもよい。 - 特許庁

A frame memory 1 stores supplied images, and outputs the stored images for one frame to a corner detecting part 2 and a delay part 4.例文帳に追加

フレームメモリ１は、供給された画像を記憶し、記憶した画像を１フレーム分ずつコーナ検出部２、および遅延部４に出力する。 - 特許庁

A frame memory 18 generates each of delay signals used in the Y/C separation circuit 15 and the Three-dimensional IP converting circuits 16, 17.例文帳に追加

フレームメモリ１８は３次元Ｙ／Ｃ分離回路１５と３次元ＩＰ変換回路１６，１７で用いる各遅延信号を生成する。 - 特許庁

To provide a memory module test device which operates at a high speed by solving problems of round trip delay time and impedance mismatching.例文帳に追加

ラウンドトリップ遅延時間及びインピダンス不整合の問題を解決することにより、高速で動作するメモリモジュールのテスト装置を提供する。 - 特許庁

USE OF MULTIPLE VOLTAGE CONTROLLED DELAY LINES FOR PRECISE ALIGNMENT AND DUTY CYCLE CONTROL OF DATA OUTPUT OF DDR MEMORY DEVICE例文帳に追加

ＤＤＲメモリデバイスのデータ出力のデューティサイクル制御及び正確な調整のための複数の電圧制御された遅延ラインの利用 - 特許庁

To attain local illumination without increasing the number of memory devices or delay for displaying frames while a frame frequency of display is increased.例文帳に追加

フレームの表示のためのメモリ素子の数の増大や遅延を招かずに表示のフレーム周波数を上げつつ、ローカル調光を実現する。 - 特許庁

To provide a bifocal processing image processor, which can be configured with a small delay memory while reducing the load of convolution arithmetic processing.例文帳に追加

畳込み演算処理の負荷を低減するとともに小さい遅延メモリで構成できる２焦点処理の画像処理装置を提供する。 - 特許庁

Then the correlation absolute value is inputted as an address of a memory means 108 and a fixed value (or chip delay value) is inputted and written as data.例文帳に追加

その後、メモリ手段１０８のアドレスに相関絶対値を入力し、データには固定値(又はチップ遅延値)を入力して書き込む。 - 特許庁

A circuit for testing the access time of a clock synchronization type memory, includes a delay circuit 520, a sampling circuit 530 and a coincidence detection circuit 540.例文帳に追加

クロック同期式のメモリのアクセスタイムをテストする回路であって、遅延回路520と、サンプリング回路530と、一致検出回路540と、を備える。 - 特許庁

A time difference corresponding to the difference between both critical delay times is determined as a memory access time of a semiconductor integrated circuit device.例文帳に追加

両臨界遅延時間の差分に対応する時間差が半導体集積回路装置１０のメモリアクセス時間として求められる。 - 特許庁

To suppress delay in the processing of a microprocessor and complication in the structure of a memory controller, in burst transfer in mixed different operation modes.例文帳に追加

異なる動作モードが混在するバースト転送において、マイクロプロセッサの処理の遅延及びメモリコントローラの構成の複雑化を抑制する。 - 特許庁

The function tests of the testing-objective chip are repeated till generation of NG (Fail), using the delay characteristic held in the memory.例文帳に追加

そして、メモリに保持した遅延特性を用いて、試験対象チップのファンクション試験をＮＧ（Ｆａｉｌ）が発生するまで繰り返し行なう。 - 特許庁

To reduce cost of a computer system including a memory management unit in its system, to minimize delay and to reduce programmer's load.例文帳に追加

メモリ管理ユニットを内蔵するコンピュータシステムの低価格化をはかり、遅延を最小限に押さえ、かつプログラマの負担軽減をはかる。 - 特許庁

Corresponding to the difference between a transfer delay time of the supplied clock until it arrives at the memory module and the transfer delay time of the address signal or the control signal, the timing of the trigger clock is made to be faster than the timing of the leaf clock, so that the sufficient setup margin can be secured on the memory module side.例文帳に追加

供給クロックのメモリモジュールまでの伝送遅延時間と，アドレス信号や制御信号の伝送遅延時間との差に対応して，トリガクロックのタイミングをリーフクロックのタイミングよりも早くすることで，メモリモジュール側で，十分なセットアップマージンを確保することができる。 - 特許庁

A specified delay time of an address fed from a microprocessor 11 to a memory 12 is increased at the time of normal operation, and the microprocessor 11 determines a critical delay time at which it becomes impossible to read out data corresponding to the address appropriately from the memory 12 through a latch circuit 14.例文帳に追加

マイクロプロセッサ１１からメモリ１２に供給されるアドレスに通常の動作時における所定の遅延時間を増大させ、マイクロプロセッサ１１が前記アドレスに対応するデータをメモリ１２からラッチ回路１４を経て適正に読み込むことができなくなる臨界遅延時間を求める。 - 特許庁

To adapt a network device to a broader network at a low cost by improving the adjustable range of differential delay of a path to the memory capacity of a differential delay absorption memory when the transmission data is transmitted by a hierarchy digital synchronization network while being mapped to a plurality of paths by a VCAT system.例文帳に追加

伝送データをＶＣＡＴ方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させる。 - 特許庁

The memory controller includes a delay circuit 3 for delaying data strobe signals and at least two FIFO buffer parts 7, 8, 9 for respectively storing the data values of data signals from a memory on the basis of the at least two data strobe signals delayed by the delay circuit 3.例文帳に追加

本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路３と、遅延回路３により遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部７、８、９を有する。 - 特許庁

The control unit includes: a memory controller 2 which outputs the request disaproval signal indicating that a data access request made by a 2nd processor cannot be accessed so that a 1st processor is selected and allowed to access data; and delay means 50 and 50a which delay the request disapproval signal outputted through this memory controller.例文帳に追加

第１プロセッサを選択してデータアクセスを行うため、第２プロセッサのデータアクセス要請を受け入れることができないという要請拒否信号を出力するメモリコントローラ２と、このメモリコントローラを介して出力する要請拒否信号を遅延させる遅延手段５０、５０ａとを含む。 - 特許庁

Thus, delay of response time is reduced through a write system for the unit of a page and delay write, the number of times of write access to the nonvolatile memory and the space of the nonvolatile memory is uniformly used to prevent a service life of a data storage device from being shortened.例文帳に追加

よって、ページ単位の書込み方式及び遅延書込みを通じて応答時間の遅延を低減できると共に、不揮発性メモリへの書込みアクセスの回数を減らして不揮発性メモリの空間を均一に使用することによりデータ貯蔵装置の寿命の短縮を防止できる。 - 特許庁

The minimum number of memory banks for storage of the multiple copies of the given data item is selected as a function of a random cycle time and a random bank access delay of the memory banks, e.g. as an integer greater than or equal to a ratio of the random cycle time to the random bank access delay.例文帳に追加

与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、それらメモリバンクのランダムサイクル時間とランダムバンクアクセス遅延の関数として、例えばランダムサイクル時間のランダムバンクアクセス遅延に対する比より大きいかこれに等しい整数として選択される。 - 特許庁

The delay time in a buffer memory 001 is delayed just by a period which is obtained by subtracting the initial occupancy quantity of a virtual buffer from the maximum occupancy quantity of the virtual buffer and dividing the difference by a fixed rate by using a controller 002 so that the delay and the buffer memory capacity can be suppressed low.例文帳に追加

バッファ・メモリ００１における遅延時間を、コントローラ００２により、仮想的バッファの最大占有量から仮想的バッファの初期占有量を減じ固定レートで除算した時間だけ遅延させることにより、遅延およびバッファ・メモリ容量を低く抑える。 - 特許庁

Data s100b from the memory 100 is then delayed through delay circuits 1041 to 104n of a data delay selection part 104 to a plurality of delayed data, from which optimum data delayed optimally is selected according to the comparison and determination in the expected value comparison part 108 and delay determination part 109.例文帳に追加

その後、メモリ１００からのデータｓ１００ｂをデータ遅延選択部１０４の遅延回路１０４１〜１０４ｎで遅延させて複数の遅延データとして、その中から、前記期待値比較部１０８及び遅延判定部１０９での比較判定に基づいて、最適遅延の最適データが選択される。 - 特許庁

A descriptor has descriptions of an address(high) and an address(low) representing high order 32 bits and low order 32 bits of the recording start address of a corresponding packet on the memory, respectively, and 16-bit length representing the packet length, and also has the description of a delay representing a delay time for adjusting the interval of the DMA transfer of the packet.例文帳に追加

ディスクリプタには、対応するパケットのメモリにおける記録開始アドレスの上位３２ビットを示すaddress(high)および下位３２ビットを示すaddress(low)、並びにパケット長を示す１６ビットのlengthが記述され、さらにパケットのDMA転送の間隔を調整するための遅延時間を示すdelayが記述されている。 - 特許庁

The DDR SDRAM is provided with a delay circuit 42 delaying a data signal IND outputted from a memory circuit, a delay circuit 44 delaying a strobe signal INS, and latch circuits 46, 50 latching data in accordance with output of the delay circuits 42 and 44 as a test circuit.例文帳に追加

メモリ回路から出力されるデータ信号ＩＮＤを遅延させる遅延回路４２とストローブ信号ＩＮＳを遅延させる遅延回路４４とを設け、遅延回路４２および４４の出力に応じてデータをラッチするラッチ回路４６，５０をテスト回路としてＤＤＲ ＳＤＲＡＭ内部に設ける。 - 特許庁

Idle areas used for a signal delay buffer among idle areas dotted in a memory space are used for a memory block, and a start address table 120 is produced, which stores a start address of each memory block in cross- reference with a value indicated by the index section 111.例文帳に追加

メモリ空間に散在する空き領域のうち信号遅延バッファとして使用する空き領域をメモリブロックとし、各メモリブロックの開始アドレスをインデックス部１１１の示す値と関連付けて記憶する開始アドレステーブル１２０を作成する。 - 特許庁

The delay buffer memory 132 is composed of a first memory device 132a storing the image information of black K and the image information of yellow Y and a secondary memory device 132b storing the image information of cyan C and the image information of magenta M.例文帳に追加

遅延バッファメモリ１３２は、ブラックＫの画像情報とイエロー色Ｙの画像情報とを保持する第１メモリ装置１３２ａと、シアン色Ｃの画像情報とマゼンタ色Ｍの画像情報とを保持する第２メモリ装置１３２ｂとで構成されている。 - 特許庁

To provide a semiconductor memory device and a memory system which perform standing-by in low power consumption when there is no need for read/write access and perform access without a delay when read/write access is required, and to provide a refresh control method for a semiconductor memory device.例文帳に追加

リードライトアクセスが必要ないときに低消費電力で待機すると共に、リードライトアクセスが必要になったときに遅滞なくアクセスできる半導体記憶装置、メモリシステム及び半導体記憶装置におけるリフレッシュ制御方法を提供する。 - 特許庁

The MPEG decoder includes a microprocessor, decoder that decodes an image sequence, memory in common use with the microprocessor and the decoder, circuit that evaluates a delay in the decoder, and control circuit that gives memory access priority to the decoder, when the delay in the decoder is higher than a prescribed level or gives the memory access priority to the microprocessor when it is not.例文帳に追加

マイクロプロセッサと、イメージシーケンスを復号化するデコーダーと、マイクロプロセッサに、またデコーダーに共通するメモリーとを含み、またデコーダー遅延を評価する回路と、デコーダー遅延が予定レベルより大きければ、デコーダーにメモリーアクセス優先権を許与し、さもなければマイクロプロセッサにメモリーアクセス優先権を許与する制御回路とを含む、回路。 - 特許庁

To perform replacement of an MP of various kinds of size or a change of use area size of a delay memory without stopping operation of the other MPs, and to continue operation without a problem even if fragmentation of an area occurs inside an MP memory or the delay memory, in a signal processor capable of executing the plurality of MPs in time division.例文帳に追加

時分割で複数のＭＰを実行することができる信号処理装置において、種々のサイズのＭＰの差し替えや遅延メモリの使用領域サイズの変更を、他のＭＰの動作を停止することなく行うことができ、またＭＰメモリや遅延メモリ内で領域の断片化が発生しても問題なく動作継続できるようにすることを目的とする。 - 特許庁

Delay buffer memories 61C and 61M delay the image data of two colors, C and M, among the image data of four colors, CMYK, stored in the image memory 42 by a preset time T, for outputting.例文帳に追加

遅延バッファメモリ６１Ｃ、６１Ｍは、画像メモリ４２に格納されたＣＭＹＫ４色の画像データのうちのＣ、Ｍの２色の画像データを、それぞれ予め設定された時間Ｔだけ遅延させて出力する。 - 特許庁

The DSP 303 sets the delay quantity of the memory 301 corresponding to a parameter of the delay time, and sets a complex coefficient of the complex multiplier 302 on the basis of a parameter of reception power and a phase parameter.例文帳に追加

ＤＳＰ３０３は、遅延時間のパラメータに応じてＦＩＦＯ型メモリー３０１の遅延量を設定し、受信電力及び位相のパラメータに基づいて複素乗算器３０２の複素係数を設定する。 - 特許庁

Each of the plurality of first programmable delay circuits (40) has the output to give an output signal (45) which is supplied to a block control circuit of one memory block of the plurality of memory blocks (17, 18).例文帳に追加

第１の複数のプログラマブル遅延回路（４０）の各々は、複数のメモリ・ブロック（１７，１８）のうちの１つのメモリ・ブロックのブロック制御回路に供給する出力信号（４５）を与える出力を有する。 - 特許庁

The restoring unit 2 comprises a memory 11 of the all screen image signals 110, a detector 51 of a sight line of the camera, a decoder 31 of an interframe differential signal, and a memory 21 of the delay image signal.例文帳に追加

また、動画像復元装置２は、全画面画像信号１１０のメモリ１１、カメラの視線信号の検出回路５１、フレーム間差分信号の復号化部３１、遅延画像信号のメモリ２１を有する。 - 特許庁

Delay circuits and line buffers having various lengths are realized by adopting a line memory configuration having a link structure, and the plural signal processing parts in a signal processing integrated circuit share the shared line memory.例文帳に追加

リンク構造を持ったラインメモリ構成をとることで、様々な長さの遅延回路やラインバッファを実現し、信号処理集積回路内の複数の信号処理部で共用するラインメモリをシェアリングする。 - 特許庁

To reflect control of communication via a buffer memory such as band allocation control, for example, with a delay time of data remained in the buffer memory in a communication apparatus.例文帳に追加

通信装置において、バッファメモリに残っているデータの遅延時間を、例えば帯域割り当て制御というような、バッファメモリを介する通信の制御に反映可能とすることを目的としている。 - 特許庁

To provide a decoder that can fix a scale of a metric memory independently of a code block length so as to remarkably decrease the capacity of the metric memory more than that of a conventional decoder thereby considerably decreasing a decoding delay.例文帳に追加

符号ブロック長に関わらず、メトリックメモリの規模を固定とし、メトリックメモリを従来の復号装置に対して大幅に削減し、復号遅延も大幅に減らすことができる復号装置を提供する。 - 特許庁

To provide a computer device for reducing a delay time in the processing system of an instruction code whose reading from a built-in memory is required at a high speed when realizing an ECC function for reading the instruction code from the memory.例文帳に追加

内蔵メモリからの読み出し時にＥＣＣ機能を実現する場合に、高速にメモリからの読み出しが必要な命令コードの処理系での遅延時間の削減を図ったコンピュータ装置を得ること。 - 特許庁

The phase adjustment means 13 adjusts the control signal outputted from the delay circuit 5 to a phase most suitable for transmission and receiving of data with the memory.例文帳に追加

位相調整手段１３では遅延回路５から出力される制御信号をメモリとのデータ送受信に最適な位相に調整する。 - 特許庁

To effectively reduce noise with a simple configuration and independently of the partial contents of an image while suppressing the capacity of an image memory and the occurrence of a processing delay.例文帳に追加

画像メモリの容量や処理遅延を抑えながら、画像の部分的な内容を問わずに簡易な構成で有効にノイズを低減する。 - 特許庁

Further, a low latency-desired packet is also stored on low latency memory 510 and 530 without going via the delay part 506 or 526 and therefore is not delayed.例文帳に追加

低遅延希望パケットは、さらに、遅延部５０６、５２６を通らず低遅延用メモリ５１０、５３０にも書き込まれるため遅延が加わらない。 - 特許庁

The video signal is delayed by the phase delay part 3 by using a memory so that the phase difference between the controller side and the camera side is relatively removed.例文帳に追加

映像信号は、位相遅延部３で、メモリを用いて遅延させ、コントローラ側とカメラ側との位相差が相対的になくなるようにする。 - 特許庁