「dot clock」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A flicker correcting circuit 302 specifies an image display position based on a dot clock DCLK and a horizontal clock HCLK and generates correction signals Vhr, Vhg, Vhb from a preliminarily stored reference correction data Dref based on the display position and respective gradation values of image data DR', DG', DB'.例文帳に追加

フリッカー補正回路３０２は、画像表示位置をドットクロックDCLKと水平クロックHCLKに基づいて特定し、表示位置と画像データＤＲ',ＤＧ',ＤＢ'の各階調値に基づいて、予め記憶している基準補正データＤrefから補正信号Vhr,Vhg,Vhbを生成する。 - 特許庁

A double speed FIFO 15 outputs video signal data at frame rate twice as high as that of the input video signal by sequentially writing video signals for one line from an LM circuit 14 by synchronizing with a period twice as high as that of a dot clock MCLK of a liquid crystal device 17 and reading the written video signals in a writing order by synchronizing with the dot clock MCLK thereafter.例文帳に追加

倍速ＦＩＦＯ１５は、液晶デバイス１７のドットクロックＭＣＬＫの２倍の周期に同期してＬＭ回路１４からの１ライン分の映像信号を順次に書き込み、その後書き込んだ映像信号をドットクロックＭＣＬＫに同期して書き込み順に読み出すことにより、入力映像信号の２倍のフレームレートの映像信号データを出力する。 - 特許庁

The liquid crystal display controller comprises: a first oscillator 435 and a second oscillator 436 for different dot clock frequencies; a VDP 80 for transmitting synchronizing signals based on the inputted dot clock frequency to the liquid crystal display device 36 together with image data; and an analog switch IC 438 for connecting one of the two oscillators to the VDP 80.例文帳に追加

液晶表示制御装置は、異なるドットクロック周波数を第一発振器４３５及び第二発振器４３６と、入力されたドットクロック周波数に基づいた同期信号を画像データと共に液晶表示装置３６へ送信するＶＤＰ８０と、２つの発振器の内のいずれか一方をＶＤＰ８０へ接続するアナログスイッチＩＣ４３８とを備えている。 - 特許庁

A controller 11 reads the correction data corresponding to the temperature detected by a temperature sensor 10 out of a memory 15, sets the data as a phase shift quantity in a shift quantity setting section 14 and forms a clock for dot writing for the purpose of performing a phase shift on the basis of the reference clock formed in a writing clock forming section 5 by a phase sift section 13.例文帳に追加

温度センサ１０により検出された温度により、コントローラ１１は、その温度に対応した補正データをメモリ１５から読み出し、シフト量設定部１４に位相シフト量として設定し、位相シフト部１３により書込みクロック生成部５で生成された基準クロックを基にして、位相シフトを行うためのドット書込み用のクロックを生成させる。 - 特許庁

Then, the video signal output device transmits the superimposed signal to the video display device together with the horizontal synchronous signal and the vertical synchronous signal, and the video display device extracts the synchronous clock from the superimposed signal, and controls a display timing of the video signal using a dot clock phase-synchronized with the synchronous clock.例文帳に追加

そして、映像信号出力装置から、接続コードを介して、重畳信号を水平同期信号及び垂直同期信号と共に映像表示装置に伝送し、映像表示装置において、重畳信号から同期クロックを抽出し、同期クロックに位相同期させたドットクロックを用いて、映像信号の表示タイミングを制御する。 - 特許庁

With respect to a laser scan direction of paper, a clock having a high rate is used as a reference clock for determining a laser on/off period, on the basis of image dot data transmitted from a printer controller to a laser control part in a printing mechanism, whereby image reduction in a horizontal direction is possible.例文帳に追加

用紙のレーザースキャン方向について、プリンタ制御装置から印刷機構部内レーザー制御部へ送信される画像ドットデータをもとにレーザーをオン／オフさせる周期を決定する基準クロックをある比率の速いクロックを使用することにより水平方向の画像縮小が可能になる。 - 特許庁

To provide a method of generating a pixel clock, a pixel clock generating apparatus, and an image forming apparatus wherein an amount of correction data is markedly reduced, cost reduction can be achieved by reduction of the memory size along with the reduction of the correction data, and moreover accurate correction of position shift of a dot can be executed.例文帳に追加

本発明は、補正データ量を大幅に削減でき、それに伴うメモリサイズ低減によるコストダウンを実現でき、更に高精度なドット位置ずれ補正が可能となる画素クロック生成方法、画素クロック生成装置及び画像形成装置を提供することを目的とする。 - 特許庁

The image signal from an input terminal 11 is sampled properly by a clock synchronized with a dot clock by an A/D converter 16 and converted into a digital signal, and converted into a signal suitable for display on a liquid crystal panel 18 by the image signal conversion device 17, and applied on the liquid crystal panel 18.例文帳に追加

入力端子１１からの映像信号は、Ａ／Ｄ変換器１６でドットクロックに同期したクロックにより適切にサンプリングされてデジタル信号に変換され，映像信号変換装置１７で液晶パネル１８への表示に適した信号に変換され、液晶パネル１８に印加される。 - 特許庁

To provide a technology which eliminates the need for altering the value of a set register in a display control section even if a reference clock for image display such as a dot clock is altered in a semiconductor integrated circuit device having a display control section generating a sync signal for image display.例文帳に追加

画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置において、ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる技術を提供する。 - 特許庁

For example, the horizontal scanning clock HCK for dot-sequentially addressing a display pixel in the effective image area is set to an 8fH specification, which is lower than a horizontal scanning clock (6 fH specification) for the non-effective image area for driving in a wide size.例文帳に追加

たとえば、ワイドサイズ対応で駆動する無効映像領域用の水平走査クロックＨＣＫ（６ｆＨ仕様）の周波数よりも、有効映像領域の表示画素を点順次でアドレス指定するための水平走査クロックＨＣＫの周波数を低く、８ｆＨ仕様に設定する。 - 特許庁

Further, since the start point and completion point of a PWH signal are selected from the delay signal finely changed in the phase of the dot clock gradually, pulse width is accurately set corresponding to image data.例文帳に追加

さらに、ドットクロックの位相を細かく徐々に変えた遅延信号の中からＰＷＭ信号の開始点と終了点を選択しているので、画像データに応じて正確にパルス幅が定まる。 - 特許庁

To provide a dot clock reproducing device capable of always outputting the optimum timing of an analog-to-digital conversion without depending on the timing of an analog video signal in a liquid crystal display device of an analog interface system.例文帳に追加

アナログ・インターフェイス方式の液晶ディスプレイにおいて、アナログ映像信号のタイミングに因らず、常に最適なアナログ・デジタル変換タイミングを出力できるドットクロック再生装置をを提供する。 - 特許庁

A maximum/minimum hold frequency ID detecting part 5 discriminates the phase of a dot clock corresponding to the ID of the line memory which had stored largest number of medians to be in a state in which the phase is most stable phase.例文帳に追加

最大／最小保持回数ＩＤ検出部５は、中央値を最も多く記憶していたラインメモリのＩＤに対応するドットクロックの位相が最も安定した位相の合った状態と判別する。 - 特許庁

A semiconductor laser driving circuit 6 controls the interval between write-in dot positions by a light beam in a main scanning direction by the mirror 2 on a surface to be scanned 4 based on the write-in clock.例文帳に追加

半導体レーザ駆動回路６は、その書込クロックに基づいて被走査面４上での回転多面鏡２による主走査方向の光ビームによる書き込みドット位置間隔を制御する。 - 特許庁

To make stably generatable dot clock signals even in a case where the period of horizontal synchronization pulses varies in the vicinity of the interval in which vertical synchronization pulses of vertical synchronization signals are generated.例文帳に追加

垂直同期信号の垂直同期パルスが発生する期間の近傍において、水平同期パルスの周期が変化する場合にも、安定したドットクロック信号を生成することのできる技術を提供する。 - 特許庁

A changeover part 4 inserts the on-screen signals synchronized with the dot clock of the video signals outputted by the line memory 3 to the predetermined period of the video signals by selectively switching output.例文帳に追加

切替部４は、ラインメモリ３が出力する映像信号のドットクロックに同期したオン・スクリーン信号を、出力を選択的に切り換えることで映像信号の予め定められた期間に挿入する。 - 特許庁

An output of an AND circuit 14 for taking AND as to an output of a position detecting circuit 12 and an output of a transparent color detecting circuit 13 is synchronized to a dot clock CLK by an F/F circuit 15.例文帳に追加

位置検出回路１２の出力と、透明色検出回路１３の出力とのＡＮＤをとるＡＮＤ回路１４の出力を、Ｆ／Ｆ回路１５によってドットクロックに同期させる。 - 特許庁

A dot clock generated by a pixel CLK generating PLL section 50 based on a horizontal signal in a synchronizing signal extracted from a video signal is used as a sampling clock of digital conversion of a video signal and a reference clock of a picture output by s frame memory control section 31, further, the synchronizing signal is used as a picture output synchronizing signal of the frame memory control section 31.例文帳に追加

映像信号から抽出された同期信号中の水平信号にもとづいて画素CLK生成PLL部50で生成されたドットクロックは、映像信号のデイジタル変換のサンプリングクロックおよびフレームメモリコントロール部31による画像出力の基準クロックとして用いられ、さらに前記同期信号はフレームメモリコントロール部31の画像出力同期信号として用いられる。 - 特許庁

To provide a device for generating a pixel clock and a pulse modulation signal capable of performing controlling of a position of a light spot (controlling of a dot position) with high accuracy in a simple structure, and to provide an optical scanner and an image forming apparatus.例文帳に追加

簡単な構成で光スポットの位置制御（ドット位置制御）を高い精度で行うことができる画素クロック及びパルス変調信号生成装置、光走査装置及び画像形成装置を提供する。 - 特許庁

When a main body screen output device receives a request signal from a screen display device (105), data including the resolution of the outputs, a horizontal scanning frequency, a vertical scanning frequency and a dot clock are transmitted to a screen display device (106).例文帳に追加

本体画面出力装置は、画面表示装置からのリクエスト信号を受信すると、出力を行う解像度、水平走査周波数、垂直走査周波数、ドットクロックのデータを画面表示装置に送信する。 - 特許庁

In a lighting control board 101, a multiple clock which causes no positional slippage to an LD (light source) that is a base is selected based on the lighting phase information between light sources acquired in step S3 to correct the dot position.例文帳に追加

点灯制御基板１０１では、ステップＳ３で取得された光源間の点灯位相情報に基づき、基準となるＬＤ（光源）に対して位置ずれが生じない逓倍クロックを選択し、ドット位置を補正する。 - 特許庁

Then, the analog switch IC 438 is switched by switching signals stored in a sub substrate, and the dot clock frequency adapted to the resolution of the liquid crystal display device 36 is outputted to the VDP 80.例文帳に追加

そして、アナログスイッチＩＣ４３８の切り替えは、サブ基板に記憶された切替信号により行われて、液晶表示装置３６の解像度に適応したドットクロック周波数がＶＤＰ８０へ出力される。 - 特許庁

To improve display quality by eliminating the overlap of a load signal giving a scan period starting timing and a dot clock signal and also to prevent the radiation of noise by enlarging the time constant of an EMI(electromagnetic impediment) filter and also to prevent malfunctions.例文帳に追加

走査期間開始タイミングを与えるロード信号とドットクロック信号との重なりを防止して表示品位を改善し、またＥＭＩフィルタの時定数を大きくしてノイズの輻射を抑制すると共に誤動作を防ぐ。 - 特許庁

To execute line width control where dot precision is highly enhanced without increasing a frequency of a transfer clock.例文帳に追加

従来の画像形成回路では、注目画素の分割数に応じた周波数の転送クロックで、ルックアップテーブルから線幅情報を読み出す必要があるため、高速化を諦めるか、分割数を減らして高精細化を抑えるかしかない。 - 特許庁

The pulse generation unit 52 generates four pulse signals of a first reset pulse R1, a first write pulse V1, a second reset pulse R2, and a second write pulse V2 on the basis of a Y clock signal Clyin, an X transfer start pulse Dxin, and first and second horizontal count values generated on the basis of a dot clock signal DCLK.例文帳に追加

パルス生成部５２は、Ｙクロック信号Ｃｌｙｉｎ、Ｘ転送開始パルスＤｘｉｎ、およびドットクロック信号ＤＣＬＫに基づき生成される第１および第２水平カウント値に基づき、第１リセットパルスＲ１、第１書込パルスＶ１、第２リセットパルスＲ２、および第２書込パルスＶ２の４つのパルス信号を生成する。 - 特許庁

A time measuring block 39 counts a clock having higher frequency than a dot clock in a section from the synchronization detecting point of time of a preceding beam till the synchronization detecting point of time of a succeeding beam out of a plurality of light beams detected by a photodetector 25, and the writing start points of time of the respective beams are decided based on the counted value.例文帳に追加

時間計測ブロック３９は光検出器２５により検知された複数の光ビームの先行ビームの同期検知時点から後続ビームの同期検知時点までの区間においてドットクロックより高い周波数のクロックをカウントし、カウント値に基づいて各ビームの書き込む開始時点を決定する。 - 特許庁

A second dot clock whose logic level is changed in each allowed minimum interval from a high frequency clock is formed according to information of the predetermined allowable minimum interval and when the significant edge is detected, the phase is corrected so that the allowable minimum interval of a logic level interval may be secured, before and after the detection.例文帳に追加

また、予め設定されている許容最小期間の情報に応じ、高周波クロックから、許容最小期間毎に論理レベルが変化する第２のドットクロックを形成すると共に、上述の有意エッジの検出時に、この検出前後でも、論理レベル期間の許容最小期間を確保するように位相を修正する。 - 特許庁

A display control section 2 generating a sync signal for image display (horizontal sync signal 26, vertical sync signal 27) based on an input dot clock 22 received externally has a means for regulating the period of the sync signal for image display by using a system clock 21 which is utilized in a semiconductor integrated circuit device.例文帳に追加

外部から入力された入力ドットクロック２２に基づいて画像表示用同期信号（水平同期信号２６、垂直同期信号２７）を生成する表示制御部２を有し、その表示制御部２は、半導体集積回路装置で利用されるシステムクロック２１を用いて前記画像表示用同期信号の周期を調整する手段を有する。 - 特許庁

As a result, when a dot clock changed in phase gradually so as to set the number of pulses of a reference signal to a predetermined number within a predetermined time is formed within one integrated circuit without using an external part, an accurate PWM signal can be obtained.例文帳に追加

この結果、外付け部品を使わず一つの集積回路内で、所定時間内に基準信号のパルス数が所定数になるように徐々に位相が変化するドットクロックを生成した場合に、正確なＰＷＭ信号を得ることが可能になる。 - 特許庁

Then, a certain operation for the two image data is carried out to calculate a phase-related index representing phase relation to a video signal and a delay that gives a desirable phase to the dot clock is determined based on the phase-related indexes.例文帳に追加

そして、２つの画像データに基づいた演算によって、映像信号との位相関係を示す位相関係指標をそれぞれ求め、これらの位相関係指標に基づいてドットクロックに望ましい位相を与える遅延量を決定する。 - 特許庁

To provide a "PLL circuit and a dot clock generation circuit using the PLL circuit" capable of eliminating a failure in which an oscillation frequency is disturbed during vertical synchronization period in the case of using a nonstandard composite synchronizing signal without making a circuit configuration complex.例文帳に追加

回路構成を複雑にすることなく、非標準のコンポジット同期信号を用いた場合に垂直同期期間中に発振周波数が乱れる不具合を解消できるようにした「ＰＬＬ回路およびこれを用いたドットクロック発生回路」を提供する。 - 特許庁

A thermal driving circuit for the thermal head comprising: A memory circuit (F1) for high or low memory signal outputs (1) upon clock countdown that stores and updates the dot information (DATA); a gate (G1) which outputs chopped signals synchronizing with clock signals when the memory signal (1) is high and always outputs high signals when the memory signal (1) is low; and an AND gate (G2) which outputs the AND signal to heating element (H) of the thermal head as driving signals for heating element (H) of the thermal head by inputting output of this gate, clock signals and dot information data (DATA). 例文帳に追加

ドット情報データ（DATA）をクロック信号の立下りのつど記憶・更新して該ドット情報データに応じたハイまたはローの記憶信号(１)を出力する記憶手段（Ｆ１）、この記憶手段(F１)の記憶信号(１)とクロック信号とチョッピングパルスとを入力し、記憶信号(１)がハイの時にはクロック信号と同期してチョッピングされた信号(２)を出力し、記憶信号(１)がローの時には常にハイの信号を出力するゲート(G１)、このゲート(G１)の出力とクロック信号とドット情報データ（DATA）とを入力し、これらのアンド信号をサーマルヘッドの発熱素子(H)の駆動信号(３)としてサーマルヘッドの発熱素子(H)に出力するアンドゲート(G２)、とからなるサーマルヘッドの駆動回路。 - 特許庁

The gradation control circuit 34 fetches one line of image data of the emission dots by a timing of a divided signal which is obtained by dividing the clock and outputs a gradation control pulse for executing the gradation controlling of each emission dot in accordance with the fetched one line of image data.例文帳に追加

階調制御回路３４は、上記クロックに同期した分周信号のタイミングで発光ドットの１ライン分の画像データを取り込み、この取り込んだ１ライン分の画像データに応じて各発光ドットを階調制御するための階調制御パルスを出力する。 - 特許庁

In the dot position deviation detection/control part 110, the time of scanning the laser beam between the detection means is measured and compared with scanning time in the case that ideal scanning is performed or the like and the deviation amount of the scanning time is obtained and outputted to a pixel clock generation part 120.例文帳に追加

ドット位置ずれ検出・制御部１１０では、検出手段間をレーザ光が走査される時間を測定し、理想的な走査が行われた場合における走査時間と比較するなどして走査時間のずれ量を求め画素クロック生成部１２０へ出力する。 - 特許庁

Sample values are successively received, and a plurality of sample points where sample values are changed like pulses in a one-period width of the dot clock, and absolute values of differences between sample values at adjacent sample points constituting pulse-like change in the one-period width are successively accumulated by an accumulation circuit 24.例文帳に追加

サンプル値を順次受け、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点を検出し、１周期幅のパルス状の変化を構成する隣り合うサンプル点でのサンプル値の差の絶対値が累積加算回路２４により順次累算される。 - 特許庁

Consequently, even when color horizontal and vertical synchronizing signals for low-resolution VGA and SVGA modes are fed to an XGA mode LCD, the frequency of the dot clock and the frequency of the horizontal synchronizing signal are increased to display a picture on the entire screen of the LCD.例文帳に追加

これにより、解像度の低いＶＧＡ、ＳＶＧＡモード用のカラー、水平及び垂直同期信号がＸＧＡモードＬＣＤに提供される場合でもドットクロックの周波数と水平同期信号の周波数を増加させることによって、ＬＣＤの画面の全体に映像が表示されるようになる。 - 特許庁

A CPU 2 generates horizontal synchronizing signal data, vertical synchronizing signal data and picture data and writes them in a frame buffer 31 set in an address space of a main memory 3 of the CPU and writes data read out from the frame buffer 31 in a FIFO memory 4, and data are outputted from the FIFO memory 4 to a CRT 6 synchronously with a dot clock.例文帳に追加

ＣＰＵ２は、水平同期信号データ、垂直同期信号データ、 及び画像データを生成して、 該ＣＰＵのメインメモリ３のアドレス空間に設定されたフレームバッファ31に書き込むとともに、フレームバッファ31から読み出したデータをＦＩＦＯメモリ４に書き込み、ＦＩＦＯメモリ４はドットクロックに同期してＣＲＴ６に出力する。 - 特許庁

In the case of inputting the analog video signals of the plural video formats, the video signal of an SDTV is sampled by the frequency which is almost the same as that of the dot clock of the video signal of an HDTV so that an analog low pass filter required as the preprocessing of A/D conversion is also used for the HDTV.例文帳に追加

複数の映像フォーマットのアナログ映像信号を入力可能とする場合に、ＳＤＴＶの映像信号をＨＤＴＶの映像信号のドットクロックと同程度の周波数でサンプリングすることで、Ａ／Ｄ変換の前処理として必要になるアナログローパスフィルタを、ＨＤＴＶ用のもので共通化することができる。 - 特許庁

When a user depresses a safe area zoom button, a control processing part 16 calculates the horizontal and vertical start positions of the converter 12 and horizontal and vertical enlargement ratios on the basis of the values of a horizontal synchronizing signal and a dot clock which are detected by the video signal adjusting part 14 and changes a conversion condition of the converter 12.例文帳に追加

ユーザがセーフエリアズームボタンを押すと、制御処理部１６は、映像信号調整部１４で検出した水平同期信号の値およびドットクロックの値に基づいてコンバータ１２の水平、垂直方向の開始位置、および、水平方向および垂直方向の拡大倍率を計算し、コンバータ１２の変換条件を変更する。 - 特許庁

The OSD image signal S6 and an OSD control signal S7, after dot clock conversion and interpolation process in the OSD interface processor 20, are supplied to an OSD superposing circuit 8, where the OSD image signal S8 is superposed on the image signal S5 as the main signal and outputted as an image signal S10.例文帳に追加

ＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７はＯＳＤインタフェース処理部２０でドットクロック変換と補間処理が施された後、ＯＳＤ重畳回路８に供給され、ＯＳＤ重畳回路８で、ＯＳＤ画像信号Ｓ８を主信号としての画像信号Ｓ５に重畳して、画像信号Ｓ１０として出力する。 - 特許庁

To attain a high quality image by securing a sufficient dot-clock while coping with broadening or speeding-up of an image forming apparatus A comprising: an exposure means U including light sources 70R, 70G, 70B, a polygon mirror 78, and fθ lens 79; and a conveyance means 9 for conveying the photosensitive material P at a predetermined conveyance speed.例文帳に追加

光源７０Ｒ，７０Ｇ，７０Ｂと、ポリゴンミラー７８と、ｆθレンズ７９と、を有する露光手段Ｕと、感光材料Ｐを所定の搬送速度で搬送させる搬送手段９と、を備えた画像形成装置Ａにおいて、画像形成装置Ａの幅広対応化又は高速化を図りつつ、十分なドットクロックの確保による高画質化を達成する。 - 特許庁

The 1st image signal adjustment section adjusts a horizontal blanking period of the image signal before adjustment to be a prescribed period or over while keeping a horizontal synchronizing signal period and a horizontal valid pixel number of the image signal before adjustment by increasing a frequency of a dot clock signal to sample the image signal before adjustment when the horizontal blanking period of the image signal before adjustment is shorter than a prescribed period.例文帳に追加

第１の画像信号調整部は、調整前画像信号の水平ブランキング期間が所定の期間より小さい場合に、調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、調整前画像信号の水平同期期間と水平有効画素数とを維持したまま調整前画像信号の水平ブランキング期間を所定の期間以上となるように調整する。 - 特許庁