「ecc 2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An ECC 2 is applied, when a head corresponding to a recording surface concerning the inspecting is proper in reproduction performance, and an ECC 4 is applied, when the head is inferior in the reproduction performance.例文帳に追加

検査にかかる記録面に対応するヘッドの再生性能が良い場合はＥＣＣ２を適用し、ヘッドの再生性能が劣る場合はＥＣＣ４を適用する。 - 特許庁

The resume information is further recorded to the optical disk 1 via a write channel buffer 11, a switch 5, an ECC circuit 4, an RF and demodulation/modulation circuit 3 and an optical head 2.例文帳に追加

resume情報は、さらに、書き込みチャネル用バッファ１１、スイッチ５、ECC回路４、ＲＦおよび復調／変調回路３、光ヘッド２を介して、光ディスク１に記録される。 - 特許庁

The reproduced information signal, whose error is corrected, is fed to buffer memories 21, 22,..., 2M, 2M+1, 2M+2,..., 2M+N via a canal path 6, the ECC encoder 5, and I/F 31, 32,..., 3M, 3M+1, 3M+2,..., 3M+N.例文帳に追加

エラー訂正された再生情報信号は、カナルパス６、ＥＣＣエンコーダ５、Ｉ／Ｆ３_1、３_2 ・・・３_M、３_M+1、３_M+2・・・３_M+Nを介してバッファメモリ２_1、２__2 ・・・２_M、２_M+1、２_M+2・・・２_M+Nに供給される。 - 特許庁

The electronic disk drive 2 comprises a selector 21, an ECC generating circuit 22 for vertical parity, an ECC check circuit 23 for vertical parity, a DRAM 24 for vertical parity storage, an ECC generating circuit 25 for data, an ECC check circuit 26 for data, and a DRAM 27 for data storage, and a processor 1 is connected to the selector 21.例文帳に追加

電子ディスク装置２は、セレクタ２１と、垂直パリティ用ＥＣＣ生成回路２２と、垂直パリティ用ＥＣＣチェック回路２３と、垂直パリティ格納用ＤＲＡＭ２４と、データ用ＥＣＣ生成回路２５と、データ用ＥＣＣチェック回路２６と、データ格納用ＤＲＡＭ２７と、により構成され、セレクタ２１に処理装置１が接続されている。 - 特許庁

To provide authentication processing method and apparatus, (1) discriminating a simulation device, while using a PUF circuit of simple configuration, (2) not lowering the processing performance of the PUF circuit, (3) not utilizing ECC, determining certainty, (4) performing authentication locally, and (5) having no limitation on the frequency of utilization.例文帳に追加

(1)単純な構成のPUF回路を用いながら模擬デバイスを識別し、(2)PUF回路の処理性能を低下させず、(3)ECCを利用せず、確からしさを判定し、(4)ローカルでの認証を行ない、(5)利用回数に制限を持たせない。 - 特許庁

The error detection correction of the data 1, 2 and 3 are parallelly performed by respective ECC performance units 4a, 4b and 4c.例文帳に追加

データ１、２、３のエラー検出訂正が各ＥＣＣ実行ユニット４ａ、４ｂ、４ｃにて並列に実行される。 - 特許庁

For example, an ECC code storage area 11b is divided into memory regions 11b-1, 11b-3 and a memory region 11b-2 in a memory cell array 11.例文帳に追加

たとえば、メモリセルアレイ１１において、ＥＣＣコード格納エリア１１ｂを、メモリ領域１１ｂ-1，１１ｂ-3とメモリ領域１１ｂ-2とに分ける。 - 特許庁

The ECC encoder generates syndrome data enabling h-bit error correction based on information data and a generator polynomial, where h is 2 or an integer greater than 2.例文帳に追加

ＥＣＣエンコーダは、情報データ及び生成多項式に基づいて、ｈ（２以上の整数）ビットエラー訂正が可能なシンドロームデータを発生させる。 - 特許庁

Each word is distributed to each of (N+M) pieces of physical blocks, and the data attached with a second ECC code having each word of A pieces of first ECC codes as configuring elements are written in each page of the physical block.例文帳に追加

各ワードを（Ｎ＋Ｍ）個の各物理ブロックに分配し、Ａ個の前記第１のＥＣＣ符号の各１ワードを構成要素とする第2のＥＣＣ符号を付して物理ブロックの各ページに書き込む。 - 特許庁

To provide an ECC controller for a flash memory device which stores M-bit data (M is a positive integer equal to or greater than 2).例文帳に追加

ここには、Ｍビットのデータ（Ｍは２以上の正数）を格納するフラッシュメモリ装置のＥＣＣ制御器が提供される。 - 特許庁

The regenerative data are subjected to a recompression processing by the data processor 8 and are supplied to the pickup 2 again via the ECC/DEC 5 and a recording amplifier 4.例文帳に追加

データプロセッサ８はこの再生データに再圧縮処理を施して再びＥＣＣ／ＤＥＣ５，記録アンプ４を介してピックアップ２に与える。 - 特許庁

The arbitration circuit 200 arbitrates ECC access with higher preset priority than access of a host interface with host equipment 2.例文帳に追加

事前設定の優先順位で調停回路２００は、ＥＣＣアクセスをホスト機器２とのホストインターフェースのアクセスより高い優先順位で調停する。 - 特許庁

On a transmission side 1, an ECC generation section 5 outputs transmitted data 3 together with an added ECC code and data bits corresponding to adjusted DLL circuits of respective output channels of the ECC generation section 5 are transmitted to a reception side 2 instead of a pattern for sampling timing adjustment by using an adjustment channel selecting circuit 8 and a selector 11.例文帳に追加

送信側１において、ＥＣＣ生成部５にて送信データ３にＥＣＣ符号を付加して出力し、このＥＣＣ生成部５の各出力チャネルのうち被調整ＤＬＬ回路に対応するデータビットを、調整チャネル選択回路８、セレクタ１１を用いてサンプリングタイミング調整用パターンに代えて受信側２へ送信する。 - 特許庁

Detection of errors is effected by use of an ECC or parity check; when an error is detected, it is indicated in an error indicator 6 provided on the base 2.例文帳に追加

エラーの検出は、ＥＣＣあるいはパリティチェックを利用して行い、エラーが検出された時、基板２上に設けられたエラー表示器６に表示させる。 - 特許庁

An area management part 11 divides a memory 2 into a cache area and a uncacheable area, sets a control object data size targeted by the ECC data as one byte or the like correspondingly to the partial access for the uncacheable area, and sets ECC data for data of the control object data size.例文帳に追加

領域管理部１１は、メモリ２をキャッシュ領域とキャッシュ不可領域に分け、キャッシュ不可領域はＥＣＣデータが対象とする制御対象データサイズをパーシャルアクセスに対応させて１バイト等とし、制御対象データサイズ分のデータに対してＥＣＣデータを設ける。 - 特許庁

A microcomputer 16 reproduces a prescribed region of the disk 1 by a pickup 2 and regenerative signals are supplied to a data processor 8 via a reproducing amplifier 3 and ECC/DEC 5.例文帳に追加

マイコン１６はディスク１の所定領域をピックアップ２によって再生し、再生信号を再生アンプ３，ＥＣＣ／ＤＥＣ５を介してデータプロセッサ８に供給させる。 - 特許庁

The flash memory system is provided with a connector 1 for connection, a CPU 2, two flash memories 3 and 4, a buffer memory 5, two memories 6 and 7 for logical/physical address conversion, and an ECC circuit 8.例文帳に追加

フラッシュメモリシステムには、接続用コネクタ１と、ＣＰＵ２と、２つのフラッシュメモリ３、４と、バッファメモリ５と、２つの論理／物理アドレス変換用メモリ６、７と、ＥＣＣ回路８とが設けられている。 - 特許庁

Each vibration control damper 2 has a damper body 10 formed of a high ductile cement composite material (ECC), and main bars 11 and shear reinforcing bars 12 are provided to the damper body 10.例文帳に追加

制震ダンパー２は、高靭性セメント複合材料（ＥＣＣ）で形成されたダンパー本体１０を有し、ダンパー本体１０には、主筋１１およびせん断補強筋１２が設けられている。 - 特許庁

The CPU 2, both flash memories 3 and 4, the buffer memory 5, both memories 6 and 7 for logical/physical address conversion and the ECC circuit 8 are connected to one another through a system bus 11.例文帳に追加

ＣＰＵ２と、両フラッシュメモリ３、４と、バッファメモリ５と、両論理／物理アドレス変換用メモリ６、７と、ＥＣＣ回路８とは、システムバス１１を介して互いに接続されている。 - 特許庁

The encoding device includes a first ECC coder (235) adding parity of an error correction code by interleaving a data column to a plurality of blocks for each m(m≥2) bits, a parity coder (234) adding a parity bit for each plurality of bits, and a second ECC coder (220) performing second error correction encoding of linear encoding using repetition decoding.例文帳に追加

データ列を、ｍ（ｍ≧２）ビット毎に、複数ブロックにインターリーブし、誤り訂正符号のパリティを付加する第１のＥＣＣ符号器（２３５）と、複数のビット数毎に、パリティビットを付加するパリティ符号器（２３４）と、反復復号を使用する線形符号化の第２の誤り訂正符号化を行う第２のＥＣＣ符号器（２２０）とを設ける。 - 特許庁

In a DVD recorder, a data frame generating part 1 converts inputted user data into a frame, a scramble circuit 2 performs scrambling using the M sequence, an ECC block constructing part 3 subsequently constructs an ECC block, and an RLL(run length limited code) (1, 7) modulating part 4 performs RLL modulation to generate record data.例文帳に追加

ＤＶＤ記録装置において、入力されたユーザデータをデータフレーム生成部１によりフレーム化し、スクランブル回路２によってＭ系列を用いたスクランブルを施した後、ＥＣＣブロック構成部３によりＥＣＣブロックを構成し、ＲＬＬ（１，７）変調部４によりＲＬＬ変調を施して記録データが生成される。 - 特許庁

The ECC code for relieving normal data of pages P1 to P30 being assembly of cells MC1 to MC30 being cells other than the above by lower error detection correcting capability than normal data of pages P0, P31 is stored in the memory region 11b-2.例文帳に追加

メモリ領域１１ｂ-2には、それ以外のセルＭＣ１〜ＭＣ３０の集合であるページＰ１〜Ｐ３０の通常データを、ページＰ０，Ｐ３１の通常データよりも低いエラー検出訂正能力によって救済するためのＥＣＣコードを格納させる。 - 特許庁

This circuit 5 stores a check bit showing normality/abnormality in the semiconductor memory cell 2 corresponding to the relevant data and an ECC generating circuit 4 stores these data in the disk region of the semiconductor memory cell 2 without adding the error detecting code to these data.例文帳に追加

この回路５は、正常／異常を示すチェックビットを当該データ対応に半導体記憶素子２に格納すると共に、ＥＣＣ生成回路４は、該データに誤り検出符号を付加せずに該データを半導体記憶素子２のディスク領域に格納するようにした。 - 特許庁

This memory controller is a memory controller connectable to a plurality of memory elements having an ODT (On Die Termination) function, and includes a diagnostic device 2, a memory end terminal resistance control part 7, and an ECC circuit 8.例文帳に追加

本発明の一態様に係るメモリ制御装置は、ＯＤＴ（On Die Termination）機能を有する複数のメモリ素子に接続可能なメモリ制御装置であり、診断装置２、メモリ終端抵抗制御部７、ＥＣＣ回路８を備える。 - 特許庁

Besides, this device simultaneously performs data transfer between the memory part 2 and any one of first to third sector buffer RAM, data transfer between the memory part 2 and the ECC circuit part 6 and data transfer between any one of first to third sector buffer RAM and the host system device 20 in the case of continuously reading plural pieces of sector data.例文帳に追加

また、連続して複数のセクタデータを読み出す場合、メモリ部２と第１から第３セクタバッファＲＡＭのいずれかとの間のデータ転送、メモリ部２とＥＣＣ回路部６との間のデータ転送、及び第１から第３セクタバッファＲＡＭのいずれかとホストシステム装置２０との間のデータ転送を同時に行う。 - 特許庁

The memory regions 11b-1, 11b-3 are made larger than the memory region 11b-2, an ECC code for enabling higher error detection correcting capability for normal data of page P0, P31 being assembly of cells MC0, MC31 being adjacent to a block gate selection transistor is stored in the memory regions 11b-1, 11b-3.例文帳に追加

メモリ領域１１ｂ-1，１１ｂ-3をメモリ領域１１ｂ-2よりも大きくし、メモリ領域１１ｂ-1，１１ｂ-3には、ブロック選択ゲートトランジスタに隣接するセルＭＣ０，ＭＣ３１の集合であるページＰ０，Ｐ３１の通常データに対し、より高いエラー検出訂正能力を可能にするためのＥＣＣコードを格納させる。 - 特許庁

Video and voice data read by a reproducing head 2 from magnetic data 1 recorded in an SDL format are amplified by a reproducing amplifier 8, sent to a demodulating ECC decoding circuit 4, error corrected, and then sent to a voice processor 5 and a video processor 7.例文帳に追加

ＳＤＬフォーマットで記録した磁気テープ１より再生ヘッド２で読み出された映像、音声データは、再生アンプ８で増幅され、復調，ＥＣＣ復号化回路４に送られ、誤り訂正が行われた後、音声処理回路５、映像処理回路７に送られる。 - 特許庁

When physical address information Data-ID cannot be read from a disk 5 by a demodulation part 1, PO correction processing is performed using outside parity data with respect to a predetermined number of sectors by a correction part 2, and a boundary of an ECC block is determined based on success of the PO correction processing.例文帳に追加

復調部１でディスク５から物理アドレス情報Ｄａｔａ−ＩＤを読み取ることが困難である場合に、訂正部２で所定数のセクタに対して外側パリティデータを用いてＰＯ訂正処理を行い、ＰＯ訂正処理の成功によってＥＣＣブロックの境界を判別する。 - 特許庁

When sudden ATAPI and CPU access become much and recording processing is not in time in a memory controller (170), an ECC data transfer finish time of N-1(N:integer of 2 or more)th for a modulating part is made a first error check point and finish existence of the Nth RCC processing is detected.例文帳に追加

メモリコントローラ（１７０）において、突発的なＡＴＡＰＩやＣＰＵアクセスが多くなり、記録処理に間に合わない場合、変調部へのＮ−１（Ｎは２以上正の整数）番目のＥＣＣデータ転送終了時を第１エラーチェックポイントとしてＮ番目のＥＣＣ処理の終了有無が検出される。 - 特許庁

This storage device simultaneously performs data transfer between any one of first to third sector buffer RAM and a host system device 20 data transfer between any one of first to third sector buffer RAM and an error correct code(ECC) circuit part 6 and data transfer between any one of first to third sector buffer RAM and a memory part 2 in the case of continuously writing plural pieces of sector data.例文帳に追加

連続して複数のセクタデータを書き込む場合、第１から第３セクタバッファＲＡＭのいずれかとホストシステム装置２０との間のデータ転送、第１から第３セクタバッファＲＡＭのいずれかとＥＣＣ回路部６との間のデータ転送、及び第１から第３セクタバッファＲＡＭのいずれかとメモリ部２との間のデータ転送を同時に行う。 - 特許庁