「input clock」に関連した英語例文の一覧と使い方(45ページ目) - Weblio英語例文検索

A nonlinear limiter element NL 20 that limits an output amplitude symmetrically in both polarities is provided between an input and an output of an inverting amplifier (inverter amplifier) that is AC coupled with a clock pulse generating source and a current limit impedance Z21(Z22) is connected between a power terminal of the inverting amplifier and a power supply voltage bus (between a ground terminal and a ground voltage bus).例文帳に追加

本発明の特徴とするところは、クロックパルス発生源に交流結合されている反転形増幅器（インバータアンプ）の入出力用に、出力振幅を正負対称に振幅制限する非線形リミッタ素子を設けると共に、反転増幅器の電源側端子と電源電圧母線の間および接地側端子と接地電圧母線の間にそれぞれ限流インピーダンスを接続したことにある。 - 特許庁

This circuit includes a data transmitting section including many fuses to receive an input of data and transmit it, a count reset section generating a reset signal to set the data transmitted from the data transmitting section as an initial count value, and a count section setting the data as an initial count value by the reset signal and counts successively from the initial count value set in accordance with a clock signal.例文帳に追加

データの入力を受けて伝達するために、多数のヒューズを含むデータ伝送部と、前記データ伝送部から伝達される前記データを初期カウント値として設定するようにするため、リセット信号を生成するカウントリセット部と、前記リセット信号によって前記データを初期カウント値として設定し、クロック信号に応じて設定された初期カウント値からカウントを順次行うカウント部とを含む。 - 特許庁

This IC card reading/writing device fixing jig for a body weight/ body fat rate measuring device including an IC card input part and a clock function, and inputting the measurement data to an IC card with a measurement time, is attached to a body weight/body fat rate measuring device, and receives the measurement data from the body weight/body fat rate measuring device through an infrared ray communication terminal.例文帳に追加

ＩＣカード入力部及び時計機能を内蔵し、測定データを測定時間とともにＩＣカードに入力するＩＣカード読み取り／書き込み装置固定治具であって、該治具が体重／体脂肪率計に付設され、赤外線通信端末により体重／体脂肪率計より測定データを受信することを特徴とする体重／体脂肪率計用ＩＣカード読み取り／書き込み装置固定治具。 - 特許庁

A timing deviation is retrained from being generated in a transfer of an FF data between respective output clocks COn, and execution of the test such as a scan test is facilitated, when the LSI operated by the clocks of the plural different frequencies is tested, by generating the output clocks COn of n-pieces in which the selection clocks SC are synchronized with the input clock CI.例文帳に追加

同期化手段１０３において、選択クロックＳＣを入力クロックＣＩにて同期させたｎ個の出力クロックＣＯｎを生成することにより、複数の異なる周波数のクロックで動作するＬＳＩの試験時において、各出力クロックＣＯｎ間でのＦＦのデータの受け渡しでタイミング違反が発生することを抑制することができ、スキャン試験等の試験の実施を容易にすることができる。 - 特許庁

To provide a control/supervisory signal transmission system which superimposes clock signals superimposed with power supplies with supervisory signals and control signals using a mediation station with which faults of restricting a change in the number of inputs or outputs are eliminated, and which has the mediation station having the degree of freedom of coping with an input part and an output part inside, and is easily used.例文帳に追加

電源を重畳したクロック信号に、監視信号及び制御信号を重畳する、仲介局を利用した制御・監視信号伝送システムにおいて、入力や出力の数の変化が回路によって制約される欠点が解消され、内部に入力部と出力部の対応の自由度を持った構造の仲介局を持った、より使い易い制御・監視信号伝送システムを提供する。 - 特許庁

A system for performing the function test of the microcomputer by impressing a test signal by a tester to the microcomputer and detecting its expected value is provided with a test synchronizing signal generation circuit 1 generating the timing of detecting an input signal asynchronously inputted to the reference clock of the microcomputer as a test synchronizing signal, and the test synchronizing signal by the circuit 1 is supplied to the tester.例文帳に追加

マイクロコンピュータにテスタによるテスト信号を印加し、その期待値を検出することによりマイクロコンピュータのファンクションテストを行うものにおいて、マイクロコンピュータの基準クロックに対して非同期に入る入力信号を検出するタイミングをテスト同期信号として発生するテスト同期信号発生回路１を設け、テスト同期信号発生回路１によるテスト同期信号を前記テスタに供給する。 - 特許庁

The first comparator circuit includes a first clocked comparator which is controlled for its operation by a first clock signal and outputs a first differential comparison signal obtained by comparing the differential input signal and the threshold value, and a first data holding circuit in which the first differential comparison signal is inputted to hold a logic of the first differential comparison signal to be outputted as the first digital signal.例文帳に追加

また、第１のコンパレータ回路は、第１のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第１の差動比較信号を出力する第１のクロックト・コンパレータと第１の差動比較信号が入力され、前記第１の差動比較信号の論理を保持して前記第１のデジタル信号として出力する第１のデータ保持回路を有する。 - 特許庁

The method of verifying asynchronous circuit defines the metastable state of output data according to whether or not the input data of a logic circuit is different from a value held by the logic circuit when the clock signal of the logic circuit is active, generates a prescribed value accompanying the metastable state and outputs the prescribed value from the logic circuit only for a fixed period in the case of verifying the operation of an asynchronous logic circuit.例文帳に追加

本発明に係る非同期回路の検証方法は、非同期の論理回路の動作を検証する場合に、論理回路のクロック信号がアクティブな状態のときに、論理回路の入力データがその論理回路に保持された値と異なるか否かによって、出力データのメタステーブル状態を定義し、このメタステーブル状態に伴う所定の値を発生して論理回路から一定期間だけ出力させるものである。 - 特許庁

In this synchronous type semiconductor memory element, the memory element is set by the last data strobe trailing pulse DSFP corresponding to a write-in command, and an alignment hold signal reset by a data input clock DINCLK corresponding to the write-in command is added and generated, the alignment hold signal masks an effect that the data strobe trailing pulse DSFP is applied to a data alignment part in a period in which a glitch occurs.例文帳に追加

本発明の実施形態に係る同期式半導体メモリ素子は、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。 - 特許庁

The present invention relates to a cross-connect apparatus having: a packetizing means for converting CBR signals received from one or more input ports into packet signals; a clock information processing means for extracting clocks of the received CBR signals; a packet switch means for routing the converted packet signals to one or more output ports; and a depacketizing means which uses the extracted clocks to restore the routed packet signals into CBR signals.例文帳に追加

本発明の一態様は、１以上の入力ポートから受信したCBR信号をパケット信号に変換するパケット化手段と、前記受信したCBR信号のクロックを抽出するクロック情報処理手段と、前記変換されたパケット信号を１以上の出力ポートにルーティングするパケットスイッチ手段と、前記抽出されたクロックを用いて、前記ルーティングされたパケット信号をCBR信号に復元する逆パケット化手段とを有するクロスコネクト装置に関する。 - 特許庁

Then, the device is provided with input buffer amplifiers 8-1 to 8-4 for special mode generating an internal clock signal for a special mode being separated from a normal mode relating to read-out operation or write-in operation of data in the semiconductor memory and at least one filter out of noise filters 9-1 to 9-4.例文帳に追加

ここで、入力信号の変化に対して緩やかに変化する時間応答特性を有し、上記複数の外部クロック信号のうちの少なくとも１つの外部クロック信号に基づいて、上記半導体記憶装置におけるデータの読み出し動作又は書き込み動作に係わる通常モードとは別の特殊モードのための内部クロック信号を発生する特殊モード用入力バッファアンプ８−１乃至８−４及びノイズフィルタ９−１乃至９−４のうちの少なくとも１つを備える。 - 特許庁

An input buffer 20 fetches a data mask signal DQM in synchronization with the clock CLK0° or CLK180° to generate the internal mask signal MSK0 or MASK1.例文帳に追加

クロックの第１及び第２のエッジに同期したデータ入出力回路と、セルアレイにコラムゲートを介し接続した第１及び第２のデータバス線と、当該データ入出力回路にシリアルに入力する第１及び第２のライトデータを入出力するシリアルパラレル変換回路から出力する当該ライトデータに従い、当該データバス線を駆動する第１及び第２のライトアンプとを有し該ダブルデータレート対応のメモリデバイスにおいて、ライトアンプ制御回路は、ライトコマンドによる書込み時ライトアンプを活性化し、書き込み状態でもデータマスク信号に応答して第１及び・または第２のライトアンプを非活性化する。 - 特許庁