「input clock」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

Recently, out of memory utilization functions of the system, according to additive latency AL standard, after input of the row address, the column address is input instantly at the next clock, after that the row address and the column address can be decoded, this invention can be achieved without changing largely environment of the system.例文帳に追加

近年、システムのメモリ活用機能のうち、付加レイテンシＡＬ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）規格によると、ローアドレスの入力後、次のクロックで直ちにカラムアドレスの入力がなされ、その後、ローアドレス及びカラムアドレスのデコードが可能となって、システムの環境を大きく変えなくとも本発明の実現が可能である。 - 特許庁

By this packaging, an input/output terminal CL2 of a gate driver group 2 end part side of the driver GDm, an input terminal RL2 and power supply terminals VDD2.VCC2 and GND2 are connected to a controller 4 and a clock signal CLG, a selection signal and a power voltage are transmitted in the direction from the driver GDm to the driver GD1.例文帳に追加

この実装によりゲートドライバＧＤｍのゲートドライバ群２端部側の入出力端子ＣＬ２、入力端子ＲＬ２、および電源端子ＶＤＤ２・ＶＣＣ２・ＧＮＤ２をコントローラ４に接続し、クロック信号ＣＬ_G 、選択信号ＲＬ_G 、および電源電圧をゲートドライバＧＤｍからゲートドライバＧＤ１の方向へ伝搬させる。 - 特許庁

The test circuit 30 is used for shipping test of the 8 pin microcomputer, and outputs from the 2 input Ex-OR circuit EX1 a test enable signal Test Enable being a "High" level signal based on the test clock signal TCLK input from the terminal Pad 1 being the test terminal.例文帳に追加

テスト回路３０は８ピンマイコンの出荷テストなどを行うときに使用され、テスト端子である端子Ｐａｄ１から入力されるテストクロック信号ＴＣＬＫにもとづいて、２入力Ｅｘ−ＯＲ回路ＥＸ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ Ｅｎａｂｌｅが出力される。 - 特許庁

When the oscillated frequency reaches the maximum of the input voltage to the oscillated frequency characteristics, the selection signal 7 is changed by the frequency detector circuit 9 so that the selector circuit 8 selects an internal clock signal 6, thus the oscillated frequency is made to exist between the minimum and the maximum of the input voltage to the oscillated frequency characteristics.例文帳に追加

発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。 - 特許庁

This microcomputer includes the CPU for receiving a supply of a CPU clock to execute a command, the input and output circuit for receiving a CPU processing request from an external circuit, and a monitoring control circuit for carrying out a monitoring operation of accessing the input and output circuit, in a sleep period of the CPU, to detect the CPU processing request.例文帳に追加

マイクロコンピュータは、ＣＰＵクロックの供給を受けて、命令を実行するＣＰＵと、外部回路からＣＰＵ処理要求を受ける入出力回路と、ＣＰＵのスリープ期間に、入出力回路にアクセスして、ＣＰＵ処理要求を検出する監視動作を行う監視制御回路とを具備する。 - 特許庁

The dial pulse detection circuit consists of a shift register 1 that receives a DC impulse sent from a telephone set and shifts the impulse signal based on a prescribed sampling clock, an AND gate 2 consisting of a 7-input AND gate 21 and a 4-input AND gate 22 that receives an output of the shift register 1 and a counter 3 that receives an output of the AND gate 2.例文帳に追加

電話機から送出される直流インパルスを受け、所定サンプリングクロックでシフトするシフトレジスタ１と、このシフトレジスタ１の出力をうける７入力ＡＮＤゲート２１及び４入力ＡＮＤゲート２２より成るＡＮＤゲート２と、このＡＮＤゲート２の出力を受けるカウンタ３とにより構成される。 - 特許庁

To provide an input circuit which uses a small amplitude differential signal interface and does not prevent acceleration while leaving the center voltage of an input signal and the allowable fluctuation range of a power supply voltage wide to some extent by eliminating the difference between the rise delay and the fall delay of clock signals.例文帳に追加

小振幅差動信号インターフェースを用いた入力回路において、クロック信号の立上り遅延と立下り遅延の差異をなくし、入力信号の中心電圧や電源電圧の許容変動範囲をある程度広くしたまま高速化を阻害しない入力回路を提供することにある。 - 特許庁

When the PLL circuit 4 and a fixing clock generation circuit 5 are changed over in accordance with a level of an input waveform to apply sampling clocks to an A/D converter 2, a pulse height level of the input waveform is monitored by a pulse height-detecting means 12, so that clocks are changed over according to whether the pulse height level is large or small.例文帳に追加

入力波形のレベルに応じてＰＬＬ回路４と固定クロック発生回路５とを切り替えて、Ａ／Ｄコンバータ２にサンプリングクロックを与える場合において、波高値検出手段１２により入力波形の波高値レベルを監視し、その波高値レベルの大小によってクロックの切り替えを行なう。 - 特許庁

A control unit comprises a conventional clock, a data memory, an arithmetic unit, an operation mode input unit to the arithmetic unit, an output unit to an air conditioner unit and a display unit, and is further provided with a data table and an input unit to the data table so that various power usage patterns using a timer can be developed.例文帳に追加

前記制御ユニットが、従来のクロックと、データメモリーと、演算部と、前記演算部への運転モード入力部と、前記空気調和ユニットへの出力部と、表示部とに加え、データ表と、前記データ表への入力部と、から構成されたため、タイマーを用いたさまざまな電力使用パターンの展開が可能となる。 - 特許庁

The delay amount of a delay element 25 is adjusted such that a loop delay of a loop which returns to an input terminal 21 from an input terminal 20 of an AND circuit 24 through a NAND output terminal 23 is a delay for an "n + 1/2" period (n is integer ≥0) of an output clock signal.例文帳に追加

論理積回路２４の入力端子２０から否定論理積出力端子２３を通じて該入力端子２１へ帰還するループのループ遅延が、出力クロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分となるような遅延を与えるよう、遅延素子２５の遅延量を調整する。 - 特許庁

The LTC generator 110 comprises a rising edge detector 302, that is adapted to detect a frame synchronization input, corresponding to a beginning of a frame time of video data and to generate a first synchronization signal corresponding to the frame sync input and a frame length measuring block 304, that is adapted to count a number of clock cycles in the frame time.例文帳に追加

ＬＴＣ発生器１１０は、ビデオデータのフレーム時間の始まりに対応するフレーム同期入力を検出し、かつフレーム同期入力に対応する第１の同期信号を生成する立上り検出器３０２と、フレーム時間内のクロックサイクル数をカウントするフレーム長測定ブロック３０４とを備える。 - 特許庁

A unit byte processing circuit 1 (2, 3) is provided with unit descramble circuits 11 (12, 13) having a data input terminal A and a feedback input terminal B, and a unit byte processing circuit 4 is provided with a unit descramble circuit 14 and an F/F 34 that delays an output of the circuit 14 by one clock and outputs a feedback signal fb.例文帳に追加

単位バイト処理回路１〜３の各々が、データ入力端Ａ、フィードバック入力端Ｂを有する単位デスクランブル回路１１〜１３の各々を備え、単位バイト処理回路４が、単位デスクランブル回路１４とその出力を１クロック分遅延させフィードバック信号ｆｂを出力するＦ／Ｆ３４とを備える。 - 特許庁

The receiver circuit reduces kick-back noises due to coupling capacitance from a pair of differential input transistors when a clock signal rises up to a high level by connecting the drain nodes of the pair of differential input transistors which respond to a reference voltage and a data signal, respectively, while the signal is at a low level, to a ground voltage.例文帳に追加

レシーバ回路は、信号がローレベルである間、基準電圧とデータ信号を各々受け入れる一対の差動入力トランジスタのドレイン端子を接地電圧と連結することにより、クロック信号がハイレベルに遷移する時に、一対の差動入力トランジスタの結合容量によるキックバックノイズを減少させる。 - 特許庁

This malfunction-preventing external memory interface circuit has: a data input synchronizing circuit 14 for sampling data outputted from the external ROM 50 by use of a clock; and an error decision circuit 15 deciding that data are effective when the data input synchronizing circuit 14 takes a sample of the same data successively at least two times.例文帳に追加

外部ＲＯＭ５０から出力されたデータを、クロックを用いてサンプリングするデータ入力同期回路１４と、データ入力同期回路１４が少なくとも２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定するエラー判定回路１５とを有することを特徴とする。 - 特許庁

To provide a parameter setting circuit capable of preventing the racing generation of the input data and input clock of an F/F for outputting an operation parameter to the circuit of a main signal processing system and eliminating the possibility of setting an erroneous parameter to the F/F for outputting the operation parameter to the circuit of the main signal processing system.例文帳に追加

主信号処理系の回路に対して動作パラメータを出力するＦ／Ｆの入力データと入力クロックとのレーシング発生を防止し、主信号処理系の回路に対して動作パラメータを出力するＦ／Ｆに誤ったパラメータが設定される可能性を排除可能なパラメータ設定回路を提供する。 - 特許庁

The semiconductor device has a comparator 4 comparing the output of the data input latch and the output of the data output latch with each other, a read/write control counter 5 generating read write mode switching signals by dividing a clock frequency, a means 14 reversing the data of the data input latch, and a means 8 making a refresh address counter serve also as the address generating counter of the test circuit.例文帳に追加

データ入力ラッチの出力とデータ出力ラッチの出力を比較するコンパレータ４と、クロックを分周してリードライトモード切替信号を発生させるリード／ライトコントロールカウンタ５と、データ入力ラッチのデータを反転する手段１４と、リフレッシュアドレスカウンタをテスト回路のアドレス発生と兼用する手段８とを持つ。 - 特許庁

The respective transistors are located together in either an N-well area 701 and a P-well area 704 in which the voltage is controlled by the forward phase clock signal CB, or in a P-well area 702 and an N-well area 703 in which the voltage is controlled by the backward phase clock signal CN on the basis of an input signal and a conductive type thereof.例文帳に追加

各ＭＯＳトランジスタは、その入力信号および導電型に基づいて、正相クロック信号ＣＢにより電圧が制御されるＮウェル領域７０１およびＰウェル領域７０４並びに逆相クロック信号ＣＮにより電圧が制御されるＰウェル領域７０２およびＮウェル領域７０３のいずれかの領域にまとめて配置される。 - 特許庁

Especially, an output drive signal CLKO having double the frequency of the internal clock signal, also, input/output of data is performed in a DDR mode and at double the speed of an external clock signal by generating a data strobe signal DQS being double the speed of an external data strobe signal.例文帳に追加

特に、出力ドライブ信号ＣＬＫＯは、内部クロック信号の２倍の周波数を有しており、またデータストローブ信号ＤＱＳを、外部からのデータストローブ信号の２倍の信号を生成することにより、外部クロック信号に対し２倍の速度でＤＤＲモードでデータの入出力を行なう半導体記憶装置を実現することができる。 - 特許庁

Thereby, even if a clock terminal, an address terminal, and a command terminal are connected commonly among a plurality of semiconductor memory devices in a test time in a wafer state, since a clock signal can be received from the data input/output terminal DQ, a code performing pseudo minute adjustment of reference voltage can be supplied individually for each chip.例文帳に追加

これにより、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号をデータ入出力端子ＤＱから受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。 - 特許庁

This control device comprises a control means 3 for determining whether an on-timer time or an on-timer clock time is preset or not, when an off-timer operation is input, and setting the on-timer to the preset on-timer time or on-timer clock time.例文帳に追加

切タイマー操作が入力されると入タイマー時間あるいは入タイマー時刻がプリセットされているか否かを判定し、前記入タイマー時間あるいは前記入タイマー時刻がプリセットされている場合には前記切タイマーを設定するとともに前記入タイマーをプリセットされた前記入タイマー時間あるいは前記入タイマー時刻で設定する制御手段３を備えてなる。 - 特許庁

This display device has one or more inverter circuits for adjusting a delay time between an external clock signal input parts T1, T2 for inputting external clock signals CKH1, CKH2, and a sampling signal generating circuit (shift register) on a substrate 10, and selects only a necessary inverter circuit from them, and connects it to delay a sampling timing of a video signal.例文帳に追加

基板１０上に、外部からのクロック信号ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ１，Ｔ２と、サンプリング信号作成回路（シフトレジスタ）との間に、遅延時間を調整する１以上のインバータ回路を有し、このうち必要なインバータ回路のみを選択し接続して、映像信号のサンプリングタイミングを遅延させる。 - 特許庁

The inspecting section 30A contains a combination circuit 32 having a plurality of logic circuits connected in series, a D flip-flop 31 for latching input inspection data Dtin with an inspection clock signal Ckt, and a D flip-flop 33 for latching an output signal 32a from the combination circuit 32 with the inspection clock signal Ckt to generate an output inspection data Dtout.例文帳に追加

検査部３０Ａは、複数の論理回路を直列に接続した組み合わせ回路３２と、入力検査データＤtinを検査クロック信号ＣＫｔによってラッチするＤフリップフロップ３１と、組み合わせ回路３２の出力信号３２ａを検査クロック信号ＣＫｔでラッチして出力検査データＤtoutを生成するＤフリップフロップ３３とを備える。 - 特許庁

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM.例文帳に追加

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。 - 特許庁

A display control section 2 generating a sync signal for image display (horizontal sync signal 26, vertical sync signal 27) based on an input dot clock 22 received externally has a means for regulating the period of the sync signal for image display by using a system clock 21 which is utilized in a semiconductor integrated circuit device.例文帳に追加

外部から入力された入力ドットクロック２２に基づいて画像表示用同期信号（水平同期信号２６、垂直同期信号２７）を生成する表示制御部２を有し、その表示制御部２は、半導体集積回路装置で利用されるシステムクロック２１を用いて前記画像表示用同期信号の周期を調整する手段を有する。 - 特許庁

The phase controller (103) includes another data sampling circuit (106) for generating a phase control signal A different from the phase control signal, supplying the phase control signal A to another phase interpolator, receiving the polyphase clock and sampling input data on the basis of a clock signal interpolated in accordance with the phase control signal A, wherein it is desirable to variably set a threshold level for sampling data.例文帳に追加

この位相制御器(103)は、位相制御信号とは別の位相制御信号Ａを生成して別の位相補間器(105)に供給し、多相クロックを受け位相制御信号Ａに対応して補間したクロック信号に基づき入力データをサンプルする別のデータサンプリング回路(106)を備え、好ましくは、データをサンプルするための閾値レベルが可変に設定される。 - 特許庁

The influence of the SET phenomenon is excluded by providing a delay time in a clock, but in order to prevent a hold time from being increased by the delay time, a leading-edge delayed clock is input to one of the storage nodes in such a way that the transition from the storage node and whole of the latch modes to through modes can be delayed.例文帳に追加

ＳＥＴ現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。 - 特許庁

A phase difference detection circuit 33 detects the phase difference between the clock CLK0 input into the first variable delay circuit 31 and the clock output from the second variable delay circuit 32, and a delay control circuit 34 controls delays in the first and second variable delay circuits 31 and 32 simultaneously to the same degree to bring the phase difference to zero.例文帳に追加

位相差検出回路３３は、第１の可変遅延回路３１に入力するクロックＣＬＫ０と第２の可変遅延回路３２から出力するクロックとの位相差を検出し、この位相差が０になるように、遅延制御回路３４により第１および第２の可変遅延回路３１，３２の遅延量を同時に同じだけ制御する。 - 特許庁

In a semiconductor circuit system 100, a oscillation capacitor 140a is connected to a oscillation terminal 124a of a semiconductor circuit 10a in semiconductor circuits 10a, 10b, and 10c, and a clock generated by a clock generating circuit unit 12a is input to oscillation terminals 124b and 124c of the semiconductor circuits 10b and 10c.例文帳に追加

半導体回路システム１００は、半導体回路１０ａ，１０ｂ，１０ｃの中の半導体回路１０ａの発振用端子１２４ａに発振用コンデンサ１４０ａを接続し、半導体回路１０ｂ，１０ｃの発振用端子１２４ｂ，１２４ｃに半導体回路１０ａのクロック生成回路部１２ａによって生成されたクロックを入力する。 - 特許庁

When the pattern of an input signal Din changes from "0" to "1", a pulse modulation control circuit 11 uses a transistor 12 to increase a pulse modulation current Ip of the laser diode 13 by one cycle of a clock, and a bias control circuit 18 uses transistors 14, 16 to increase a bias current Ib of the laser diode 13 by one cycle of the clock.例文帳に追加

入力信号Ｄｉｎのパタンが“０”から“１”に変化した時に、パルス変調制御回路１１はトランジスタ１２を用いてレーザダイオード１３のパルス変調電流Ｉｐを、バイアス制御回路１８はトランジスタ１４および１６を用いてレーザダイオード１３のバイアス電流Ｉｂを、それぞれクロックの一周期分だけ増加させる。 - 特許庁

In an operation test of a semiconductor integrated circuit 200, an oscillation inverter 20 used for an oscillation circuit is put into a state of high impedance, signal collision between an output signal of the oscillation inverter 20 and a clock signal input from an output terminal Xout is avoided, a test clock that is not affected by the oscillation inverter 20 is supplied to an internal circuit 26.例文帳に追加

半導体集積回路２００の動作テストの際に、発振回路に用いる発振インバータ２０をハイインピーダンスの状態とし、発振インバータ２０の出力信号と出力端子Ｘｏｕｔから入力されるクロック信号との信号衝突を回避し、発振インバータ２０の影響を受けないテストクロックを内部回路２６に供給する。 - 特許庁

The address generators 540 and 550 generate a writing address for writing a video signal in response to a first clock signal synchronizing with an input video signal, and generates a reading address for reading a video signal in response to a second clock signal having fixed frequencies, and compares the writing address with the reading address in response to first and second comparator signals.例文帳に追加

アドレス生成器は入力映像信号に同期する第１クロック信号に応答して映像信号を書込むための書込みアドレスを発生させ、固定された周波数を有する第２クロック信号に応答して映像信号を読出すための読出しアドレスを発生させ、第１、第２比較信号に応答して書込みアドレスと読出しアドレスとを補正する。 - 特許庁

Accordingly, during the test in a wafer state, even if clock terminal, address terminal, and command terminal are commonly connected among the plurality of semiconductor storage devices, since the clock signal can be received from the data input/output terminal DQ, a code for performing fine adjustment of the reference voltage in a pseudo-manner can be supplied by chips.例文帳に追加

これにより、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号をデータ入出力端子ＤＱから受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。 - 特許庁

A control circuit 3 for generating a phase control signal for variable phase control to a phase interpolator 4 for inputting an input clock signal and changing the phase of an output clock signal according to the phase control signal comprises a count operation control circuit 31 for outputting a count operation control signal for controlling the stop of a count operation.例文帳に追加

入力クロック信号を入力し、位相の可変制御する位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器４に対して位相制御信号を生成する制御回路３に、カウント動作の停止を制御するカウント動作制御信号を出力するカウント動作制御回路３１を備える。 - 特許庁

The controller 110 outputs a pulse signal that turns on in synchronism with a clock signal, remains on until the circuit current reaches the peak value, turns off when it reaches the peak value and later turns on again in synchronism with the next clock signal, to the first switch Q1 when the polarity of the input voltage is positive and to the second switch Q2 when it is negative.例文帳に追加

コントローラ１１０は、クロック信号に同期してオンし、回路電流がピーク値に達するまではオン状態を維持し、ピーク値に達するとオフし、その後、次の前記クロック信号に同期して再びオンするパルス信号を、入力電圧の極性が正のときには第１のスイッチＱ１に、負のときには第２のスイッチＱ２に出力する。 - 特許庁

For example, when the register outputs a component signal to use a conversion circuit (level conversion 111, RGB/YCbCr switching 123, synchronization signal addition 124); the input switching circuits 1 (151), 2 (152) select the fixed value signal, and a clock signal switching circuit 153 selects to stop supply of the clock.例文帳に追加

例えば、変換処理回路（レベル変換１１１、ＲＧＢ／ＹＣｂＣｒ切替え１２３、同期信号付加１２４）を使用するコンポーネント信号を出力する場合、入力切替え回路１（１５１）及び入力切替え回路２（１５２）は、固定値信号を選択し、クロック信号切替え回路１５３はクロック供給を停止する選択を行なう。 - 特許庁

A controllable oscillator DCO generates an output signal CKout of the phase locked loop, and a phase detector PD determines a phase difference between an input clock signal CKin of the PLL 12 and the PLL output signal CKout, and provides a phase detector output signal synchronizing the oscillator DCO with the clock signal CKin being used.例文帳に追加

制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。 - 特許庁

DFF 1 is laid in a meta-stable state, and Q-output is laid in a vibrating state and reciprocated across the threshold level of the clock input terminals of DFF 2 and 3, whereby Q-output terminals of both the DFF 2 and 3 become H.例文帳に追加

ＤＦＦ１がメタステーブル状態となり、Ｑ出力が振動状態となり、ＤＦＦ２，３のクロック入力端子のスレッシュホールドレベルを往復して横切ることでＤＦＦ２，３が共にそのＱ出力端子がＨとなる。 - 特許庁

When the input voltage VIN drops by a certain value or over, a reset circuit 44 resets a node n11 to a grounding potential, in case that a clock CLK1 changes from H level to L level, thereby preventing a NMOS transistor 21 from being turned on.例文帳に追加

入力電圧ＶＩＮが一定値以下に低下すると、クロックＣＬＫ１がＨレベルからＬレベルに変化した場合に、リセット回路４４は、ノードｎ１１を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮになることを防ぐ。 - 特許庁

The operating speed detection apparatus includes a plurality of delay parts constituted of digital logic circuits to delay an input clock and an operation part for executing statistical operation processing by using data obtained from respective delay parts.例文帳に追加

動作速度検出装置は、デジタル論理回路により構成され、入力されたクロックを遅延させる複数の遅延部と、複数の遅延部の各々から得られたデータを用いて統計的な演算処理を行う演算部とを備える。 - 特許庁

On the occasion of testing the two variable delay circuits 3 and 17, the delay time for testing is set on the circuits 3 and 17 and the reference clock signal delayed through the reference variable delay circuit 3 is input to the strobe variable delay circuit 17.例文帳に追加

両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。 - 特許庁

Furthermore, a cutoff frequency control signal Sf which controls a coefficient of the digital filter 10 so as not to change a cutoff frequency even when the operating clock of the digital filter 10 changes, is inputted from an input terminal 11.例文帳に追加

また、入力端子１１からは、前記デジタルフィルタ１０の動作クロックが変化してもカットオフ周波数が変わらないように、前記デジタルフィルタ１０の係数を制御するカットオフ周波数制御信号Ｓｆが入力される。 - 特許庁

At the first half domain of the reference clock, when a direction register 201 outputs the output state 'H', an I/O port terminal 218 becomes 'H' level; the direction register 201 outputs the input state 'L', the I/O port terminal 218 becomes 'L' level.例文帳に追加

基準クロックの前半領域では、方向レジスタ２０１が出力状態“Ｈ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｈ”レベルになり、入力状態“Ｌ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｌ”レベルになる。 - 特許庁

The signal input combiner 4 combines with a multitude of additional pulses M between synchronous pulses S and a synchronous pulse S as an acoustic signal having longer clock period than the transmission time of the sound from one end to the other end of the moving path.例文帳に追加

信号入力結合器４は、移動路の一端から他端までの音の伝搬時間よりも長いクロック周期を有する音響信号としての同期パルスＳ及び同期パルスＳ間の多数の付加パルスＭに結合する。 - 特許庁

The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.例文帳に追加

半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁

When the reference clock frequency is 13.5 MHz, vertical display position control over the liquid crystal display element 121B is stopped at fixed intervals, and the ratio of an effective display area to an input video signal is varied.例文帳に追加

基準クロック周波数が１３．５ＭＨｚであるとき、液晶表示素子１２１Ｂの垂直方向の表示位置制御を一定間隔で停止し、入力映像信号に対する有効表示領域の比率を変化させる。 - 特許庁