「input clock」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

A synchronizing device for synchronizing an input signal and a clock signal includes sample means 102 and 103 for sampling the input signal at the first and second sample timing of a predetermined interval, and delay control means 112 for shifting both the first and second sample timing at a synchronous leading-in time and for narrowing the interval between the first and second sample timing at a synchronous following time.例文帳に追加

入力信号とクロック信号を同期させる同期装置は、入力信号を、所定の間隔の第１と第２のサンプルタイミングでサンプルするサンプル手段１０２，１０３と、同期引き込み時に、第１と第２のサンプルタイミングをともにずらし、同期追従時に、第１と第２のサンプルタイミングの間隔を狭める遅延制御手段１１２とを備える。 - 特許庁

To provide a two-terminal self-timed delay element without needing any external reset input by generating a self-timed reset signal while using a ring oscillator internally and using a flip-flop for delaying an input signal with a clock signal of the ring oscillator as a reference, with respect to a self-timed delay element based on the ring oscillator.例文帳に追加

本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない２端子自己タイミング遅延素子を提供する。 - 特許庁

The mask control means comprises a counter for counting input clock signals of predetermined frequency, and the mask period correcting means controls to charge the count value of the counter, based on the value of the counter, upon receipt of the signals from the input and output of the gate means, as the value of the counter is inputted.例文帳に追加

また、マスク制御手段はあらかじめ定められた周波数のクロック信号を入力してカウントするカウンタを備え、前記マスク周期補正手段は該カウンタの値を入力して、前記ゲート手段の入力側あるいは出力側の信号を受けた際の前記カウンタの値に基づいて前記カウンタの値を変更するように制御する。 - 特許庁

In addition, the semiconductor integrated circuit used for the scan testing method has a separation means to isolate each of the plurality of blocks to be tested from other blocks during the scan test, and an input terminal to input the scan clock with deviated phase for each block to be tested.例文帳に追加

更に、このスキャンテスト方法に用いられる半導体集積回路であって、スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子とを有することを特徴とする半導体集積回路を提示する。 - 特許庁

The sampling circuit is provided with: the sampling section for sampling an input signal by using a clock; and an identification circuit for judging whether the input signal is sampled in a desired sampling timing on the basis of a result of sampling before or after the sampling point of the sampling section, and changes the sampling point of the sampling section in response to an output signal from the identification circuit.例文帳に追加

入力信号をクロックによってサンプリングするサンプリング回路と、前記サンプリング回路の前記サンプリング点の前又は後のサンプリング結果に基づいて所望のサンプリングタイミングで前記入力信号がサンプリングされているか否かを判定する識別回路を備え、該識別回路の出力信号に応じて、前記サンプリング回路のサンプリング点を変化させる。 - 特許庁

When it is detected that the door is opened and an opening detection switch SW1 is turned ON, an auxiliary power source V_0 inputs a pulse signal to the clock signal input terminal of the flip-flop circuit FF1, inputs a Low signal to a grounded data input terminal, and thus updates stored prescribed Hi data to Low data.例文帳に追加

補助電源Ｖ_0は、扉が開放されたことが検出されて開放検出スイッチＳＷ１がＯＮにされる場合、フリップフロップ回路ＦＦ１のクロック信号入力端子にパルス信号を入力し、接地されているデータ入力端子にＬｏｗ信号を入力することにより記憶された所定のＨｉのデータを、Ｌｏｗのデータに更新する。 - 特許庁

The DLL circuit 100 has a first mode for controlling a phase of the internal clock in a precise manner and a second mode for operating with low power consumption, is operated in the first mode when the data input/output circuit 80 does not perform an ODT operation, and is operated in the second mode when the data input/output circuit 80 performs the ODT operation.例文帳に追加

ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。 - 特許庁

The semiconductor device includes a noise elimination circuit that has a first holding circuit 20 and a second holding circuit 22 for holding values of an input signal IN at a plurality of different timings in synchronization with timings of rise and fall of an internal clock signal ICL generated in the semiconductor device, and that remove a noise of the input signal IN in accordance with the held values.例文帳に追加

半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。 - 特許庁

A clock device 1 is provided on a vehicle having a navigation device and GPS time information B is extracted out of GPS information signal input from a GPS antenna 12 by a data analyzer circuit 16 provided in a GPS receiver 14 and an off-set value A is set by the operation of an input device 20.例文帳に追加

本発明の実施例の時計装置１は、ナビゲーション装置を備えた車両に設けられており、ＧＰＳアンテナ１２から入力されるＧＰＳ情報信号の中から、ＧＰＳ受信機１４に備えられたデータ解析回路１６によりＧＰＳ時刻情報Ｂが抽出され、入力装置２０の操作によりオフセット値Ａが設定される。 - 特許庁

In a second transistor 7, a control electrode and an input-side diffusion layer are connected to a diffusion layer on the output side of the first transistor 3 and the second transistor 7 is put in a continuity state under control only when the pulse wave of a clock signal generated from the first transistor 3 is entered in the control electrode and the input-side diffusion layer.例文帳に追加

第２のトランジスタ７は、第１のトランジスタ３の出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、第１のトランジスタ３から出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御される。 - 特許庁

The counter circuit 30 transmits the clock signal CK2 for a period T1 longer than the period corresponding to a valid fetching area t of the image data when a pulse of an HD signal from the image input part 21 is inputted, and stops transmission of the signal CK2 for a period T2 from elapse of the time T1 to the input of a pulse of the HD signal.例文帳に追加

このカウンタ回路３０は、画像入力部２１からのＨＤ信号のパルスが入力されると、画像データの有効取込領域ｔに対応する期間よりも長い期間Ｔ_1、クロック信号ＣＫ_2を送出し、その期間Ｔ_1が経過してから次のＨＤ信号のパルスが入力されるまでの期間Ｔ_2、クロック信号ＣＫ_2の送出を停止させる。 - 特許庁

The element substrate includes: a connection state output circuit for outputting a signal corresponding to a connection state of an input terminal of the logic power source or connection state of each input terminal of a recording signal, a clock signal, a drive signal and a latch signal; and a connection state output detector for outputting an output signal from the connection state output circuit.例文帳に追加

ロジック電源入力端子の接続状態、或いは記録信号、クロック信号、駆動信号、ラッチ信号の各入力端子の接続状態に応じた信号を出力する接続状態出力回路と、該接続状態出力回路からの出力信号を出力する接続状態出力探知とを有する素子基板。 - 特許庁

To provide a photo-receiver shortening the decision time of an input disconnection while being capable of easily changing the decision time and being capable of deciding input disconnection, even if a clock frequency cannot be extracted from a receiving signal in the photo-receiver having a constitution in which the receiving signal at the post-stage of a capacitive element for AC coupling is detected.例文帳に追加

交流結合用容量素子の後段における受信信号を検波する構成を有する光受信器において、入力断の判定時間を短縮するとともに該判定時間を容易に変更でき、且つ受信信号からクロック周波数を抽出できない場合でも入力断を判定できる光受信器を提供する。 - 特許庁

In a Mach-Zehnder type optical switch 102 arranged with nonlinear waveguides 11, 12 in both arms, a clock pulse Clk is guided to a light output port 16, to be input into an optical SR flip flop 101 as a set light pulse S, when a data light D is input into the nonlinear waveguides 11, 12 to excite a nonlinear refractive index change.例文帳に追加

非線形導波路１１，１２を両アームに配置したマッハ・ツェンダー型光スイッチ１０２では、データ光Ｄが非線形導波路１１，１２に入力され非線形屈折率変化が励起されると、クロック光パルスＣｌｋは光出力ポート１６に導かれ、光ＳＲフリップフロップ１０１にセット光パルスＳとして入力される。 - 特許庁

The data input/arithmetic circuit 133 inputs 1st and 2nd data when the clock signal rises and falls, and sends out the 1st data out to one internal bus line and the 2nd data to the other internal bus line in response to an AC-converted signal.例文帳に追加

データ取込・演算回路１３３では、クロック信号の立ち上がりと立下りで各々第１・第２のデータを取り込み、交流化信号に基づき第１のデータを内部バスラインの一方に送出し、第２のデータを内部バスラインの他方に送出する。 - 特許庁

To provide an apparatus and method for processing a video signal capable of surely reducing noise even if large distortion such as that caused in a triangle wave exists in an input waveform when the video signal is A/D- converted and the phase of a sampling clock is adjusted to reduce noise resulting from jitter.例文帳に追加

映像信号をＡ／Ｄ変換する場合に、サンプリングクロックの位相を調整してジッタによるノイズを軽減する場合に、入力波形に三角波のような大きな歪みがあっても、ノイズを確実に低減できるようにする。 - 特許庁

The intermediate synthesized logic circuit has partial-circuit pairs each including a first partial circuit to which a control circuit having a clock gating function corresponding to the toggle input of the same flip-flop is added, and a second partial circuit to which the control circuit is not added.例文帳に追加

上記中間合成論理回路は同一のフリップフロップのトグル入力に対応してクロックゲーティング機能を有する制御回路を付加した第１の部分回路と付加しない第２の部分回路とを含む部分回路組合せを有している。 - 特許庁

In this way, a phase difference between several clocks CKin 1, CKin 2, CKin 3 used as the input clock is effectively adjusted or else compensated before the switchover, so that any unwanted phase change in the PLL output signal resulting from the switchover can be avoided with a high degree of accuracy and hitless switching achieved.例文帳に追加

入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。 - 特許庁

When the signal (b) transits to the 'H' level at time t3, since the ENA1 is at the 'H' level in this state, the signals a, b propagate to a logic circuit section 6 at time t4 and the input enable signal ENA1 goes to an 'L' level at a succeeding rise of the clock CLK, that is, at time t5.例文帳に追加

次に、時刻t３にて信号bが“H”レベルへ遷移すると、この状態でENA１は“H”レベルであるから、信号aとbは時刻t４に論理回路部６へ伝播し、クロックCLKの次の立ち上がり、すなわち時刻t５にて入力イネーブル信号ENA１は“L”レベルとなる。 - 特許庁

If the counter 11 is an up counter, when the clock signal is input after the count value reaches a maximum value determined on the basis of the first digital value D1, the count value is changed to an initial value smaller than the maximum value to start a recount.例文帳に追加

カウンタ１１がアップカウンタである場合、計数値が第１ディジタル値D1に基づいて決定された最大値に達した後、クロック信号が入力されると、その計数値を最大値より小さい初期値に変更して再び計数を行う。 - 特許庁

The computer chip set is provided with a phase signal generating circuit for generating the group of phase signals and a signal conversion logic circuit for generating an output signal referring to one of the first and second clock rates which are not referred to by an input signal.例文帳に追加

コンピュータチップセットは、位相信号の集合を発生できる位相信号生成回路と、第１、第２クロックレートのうち入力信号が参照していない側を参照する出力信号を発生する信号変換論理回路をもつ。 - 特許庁

Furthermore, when the analog input voltage Vin becomes lower than or equal with a reference voltage (-V2), a threshold voltage (-V1) is varied so as to invert output in a comparator 11b for each clock during fixed clocks by operating a binary voltage output circuit 13b.例文帳に追加

また、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、二値電圧出力回路１３ｂの動作によって、コンパレータ１１ｂにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（−Ｖ１）が変化する。 - 特許庁

A polyphase VCO 2010 outputs N-phase clocks with an oscillated frequency f0 and a sampler 2040 samples an input signal by using a clock with a frequency f=f0(N+M)/N obtained by shifting the output each cycle at a barrel shifter by M-phase.例文帳に追加

多相ＶＣＯ２０１０は発振周波数ｆｏのＮ相のクロックを出力し、その出力をバレルシフタ２０２０が各サイクルごとにＭ相シフトして得たｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックをもちいてサンプラ２０４０が入力信号を標本化する。 - 特許庁

Out of the N-phase clock signals output from the track-and-hold circuits, only the one whose rising edge is most synchronized with a rising edge of the input data signal DIN is selected and output as a phase difference signal.例文帳に追加

これらのＮ個のトラックホールド回路の出力から、受信データ信号ＤＩＮの立ち上がりエッジが、クロック信号ＣＬＫの立ち上がりエッジに位置しているクロック信号をトラックホールドしているもののみをセレクタで選択して、位相差信号として出力する。 - 特許庁

To enable the operation timing in connection to inside to be guaranteed without addition of an extra terminal and function to a macro cell itself by enabling the testing precise timing relation between a clock signal and an input/output data signal or the other control signal to be performed.例文帳に追加

マクロセル自身に余分な端子や機能を付加することなくクロック信号と入出力データ信号や他の制御信号との正確なタイミング関係をテスト可能とすることにより、内部との接続における動作タイミングの保証可能とする。 - 特許庁

A phase information storage circuit 9 stores/updates digital phase information 801 when hold-over control is not performed, does not update information during hold-over control when an input clock is switched and outputs a storage result as stored digital phase information 901.例文帳に追加

位相情報記憶回路9は、ホールドオーバ制御を行っていないときディジタル位相情報801を記憶・更新し、入力クロック切替時のホールドオーバ制御中は更新を行わずに記憶結果を記憶ディジタル位相情報901として出力する。 - 特許庁

In an initial state, when the superconduction frequency divider circuit receives a first SFQ pulse being an input clock signal IN, the SFQ pulse P1 is trapped by a superconducting loop comprising Josephson junctions 43, 44 and inductors 37, 38 as shown in an arrow 59.例文帳に追加

初期状態から、入力クロック信号ＩＮをなす１番目のＳＦＱパルスＰ１が入力すると、ＳＦＱパルスＰ１は、矢印５９で示すように、ジョセフソン接合４３、４４及びインダクタンス３７、３８からなる超電導ループにトラップされる。 - 特許庁

To reduce influence of timing shift between an optical pulse signal which is an input data when the optical pulse signal having distorted waveform or phase variation is reproduced by 3R (Re-amplification, Re-shaping and Re-timing), and a clock signal extracted from the same optical pulse signal.例文帳に追加

波形の歪や位相のばらつきが生じた光パルス信号を３Ｒ再生するときの、入力データとなる光パルス信号と、同じ光パルス信号から抽出したクロック信号との間のタイミングのずれの影響を低減する。 - 特許庁

When inspecting the timing controller 8, the first route R1 is selected by the switching section 23 to allow the control signal SE to bypass the bus interface 21, which has a slow operation clock, and to be directly input to the data signal processing section 22, thereby inspecting the timing controller 8 surely.例文帳に追加

タイミングコントローラ８の検査時には、切換部23により第１経路R1を選択することで、動作クロックが遅いバスインターフェース21を経由せずに、制御信号SEをデータ信号処理部22へと直接入力するので、タイミングコントローラ８を確実に検査できる。 - 特許庁

Data transferred to the data line pairs DBa and DBb are alternately transferred to a data line pair RDB by transfer gates 50 and 51 for every one period of the clock CLK, amplified by a read-amplifier 25 and outputted to an input output buffer 27.例文帳に追加

データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。 - 特許庁

Since a receiving signal from the RAM 5 outputs one chip of data every clock, four times of data are inputted to the correlator 7 as compared with the case that an input receiving signal is used directly when T times as many clocks as chip rate are used.例文帳に追加

ＲＡＭ５からの受信信号はクロック毎に１ｃｈｉｐのデータが出力されるため、ｃｈｉｐレートのＴ倍のクロックを使用すると、入力受信信号を直接使用するより４倍のデータが相関器７に入力される。 - 特許庁

This semiconductor device testing device 100 is provided with a pattern generator 10, a reference clock generator 60, a timing generator 62, a wave-form shaper 70, a signal input/output section 80, a comparing unit 90, and a defect analysis memory section 110.例文帳に追加

本発明の半導体デバイス試験装置１００のパターン発生器１０は、パターン発生器１０、基準クロック発生器６０、タイミング発生器６２、波形整形器７０、信号入出力部８０、比較ユニット９０、不良解析メモリ部１１０を備える。 - 特許庁

When an analog input voltage Vin becomes equal with or higher than a reference voltage (+V2), a threshold voltage (+V1) is varied so as to invert output in a comparator 11a for each clock during fixed clocks by operating a binary voltage output circuit 13a.例文帳に追加

アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、二値電圧出力回路１３ａの動作によって、コンパレータ１１ａにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（＋Ｖ１）が変化する。 - 特許庁

To provide a semiconductor device which has a PWM (pulse width modulation) waveform generation circuit and highly accurately converts a quickly changing input signal into an analog value in a simple constitution while using a clock of a low frequency of the PWM waveform generation circuit.例文帳に追加

ＰＷＭ波形発生回路の低い周波数のクロックを用いながらより簡単な構成で高速に変化する入力信号に対し高い精度でアナログ値に変換するＰＷＭ波形発生回路を有する半導体装置を提供する。 - 特許庁

Right before outputting the clock pulses, the CPUs 11 and 12 input the output signal of the RS flip-flop 13, detect whether or not the signal is an ON signal, and detect whether or not the output cycles of the CPUs have varied.例文帳に追加

そして、各ＣＰＵ１１，１２は、自らがクロックパルスを出力する直前に、ＲＳフリップフロップ１３の出力信号を取り込んでそれがオン信号か否かを検出し、これに基づき、ＣＰＵの出力周期が変動したか否かを検出する。 - 特許庁

The semiconductor circuit 10 divides a frequency band into first and second frequency bands by a given reference frequency and decides which frequency band the frequency band covering an input clock signal belongs to.例文帳に追加

所与の基準周波数によって周波数帯域を第１の周波数帯域と第２の周波数帯域に分割し、入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路１０である。 - 特許庁

To achieve high speed operation by shortening a total delay time from input to output of a signal in a semiconductor integrated circuit device incorporating a macro-cell (circuit block which can be designed independently) such as a storage circuit and operating synchronously with an external clock.例文帳に追加

記憶回路のようなマクロセル（独立して設計可能な回路ブロック）を内蔵し外部クロックに同期して動作する半導体集積回路装置において、信号の入力から出力までのトータルの遅延時間を短縮し高速化を達成する。 - 特許庁

The transmission data diffused and modulated in a diffusion processing part 102 are given to a filter processing part 108, delayed for a specified time of chip clock as unit time, on the basis of the reception timing of an input signal with a first timing controller 103.例文帳に追加

拡散処理部１０２で拡散変調された送信データは、第１のタイミング制御部１０３で、受信信号の受信タイミングを基準に、チップクロックを単位時間とする所定時間遅延されて、フィルタ処理部１０９に与えられる。 - 特許庁

The CPU circuit 13 controls the frequency adjustment circuit 15 and the DQ adjustment circuit 17 to variously change the frequencies of a clock signal CLK input to an external memory 210 and the delay amount of a data signal DQ.例文帳に追加

ＣＰＵ回路１３は、周波数調整回路１５およびＤＱ調整回路１７を制御することにより、外部メモリ２１０に入力されるクロック信号ＣＬＫの周波数およびデータ信号ＤＱの遅延量を種々変化させる。 - 特許庁

To perform high precision nonstandard signal decision by a simple circuit composition even if using an operation clock which has an arbitrary frequency when deciding whether a horizontal frequency of an input image signal is one of nonstandards or not.例文帳に追加

入力された映像信号の水平周波数が非標準のものであるか否かを判定するにあたり、任意の周波数を持つ動作クロックを用いても簡単な回路構成で高精度の非標準信号判定ができるようにする。 - 特許庁

A shift circuit 21-k (k=1) serving as a drive control circuit, is supplied with clock signals ck1 and ck2 as an input signal IN and is supplied with a start signal start1 a preset initial stabilization operation time, after supply power is fed.例文帳に追加

シフト回路２１−１（ｋ＝１）には、電源電力が投入されてから、予め設定された初期安定用動作時間経過後に、入力信号ＩＮとしてクロック信号ｃｋ１，ｃｋ２が供給され、スタート信号start1が供給される。 - 特許庁

An oscillation circuit has an oscillator 30 oscillating at an amplitude corresponding to an internal power supply voltage and generating an internal clock signal; switches 28, 29; an NMOS 13 for a tolerance input circuit; a first stage driver 15; and a coupling capacitor 27.例文帳に追加

発振回路は、内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部３０と、スイッチ２８，２９と、トレラント入力回路用のＮＭＯＳ１３と、初段ドライバ１５と、カップリング容量２７とを有している。 - 特許庁

An external clock signal CLK is inputted to one input node of an OR gate, and at the same time is inputted to the other of the OR gate via a delay circuit.例文帳に追加

外部クロック信号ＣＬＫの周波数が所定周波数よりも高い場合は、クロック周波数検出回路１の出力信号ＬＮＧが「Ｌ」レベルとなって転送制御信号φ１′が「Ｈ」レベルに固定され、データバスＤＢ１とＤＢ２が結合される。 - 特許庁

To make a flip-flop circuit, which is composed of an input part using a dynamic circuit and an output part using a static circuit and takes in data in a pulse width period shorter than a clock cycle, reduced in area and high in oerating speed simultaneously.例文帳に追加

ダイナミック回路を用いた入力部とスタティック回路を用いた出力部から構成され、クロック周期に比べ短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、小面積化と高速化を同時に達成する。 - 特許庁

A flip-flop circuit which includes a first power source (Vss) and a second power source (Vdd) and fetches an input signal (D) synchronously with a clock, includes first, second and third gates (G1, G2, G3) comprising three stages of transistors stacked between the first and second power sources.例文帳に追加

第１の電源（Vss）と第２の電源（Vdd）とを有し、クロックに同期して入力信号（D）を取り込むフリップフロップ回路において、第１及び第２の電源との間に３段積みされたトランジスタを有する第１、第２、第３のゲート（G1,G2,G3）を有する。 - 特許庁