「input clock」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

The clock distribution device is constituted by mutually connecting an RF clock driver 10 for supplying an RF signal to respective nodes 20 and plural couplers 30 for transmitting the RF signal supplied from the driver 10 to respective nodes 20 in a H-tree structure and the input terminal of each node 20 is provided with a digital pulse conversion means for converting the RF signal inputted through respective couplers 30 into a digital pulse.例文帳に追加

ノード２０，２０…に対してＲＦ信号を供給するＲＦクロックドライバ１０と、該ＲＦクロックドライバ１０にて供給されるＲＦ信号を各ノード２０，２０…へ伝送するカプラ３０，３０…とをエッチツリー構造に接続することにより構成され、各ノード２０，２０…夫々の入力端にはカプラ３０，３０…を介して入力されたＲＦ信号をデジタルパルスに変換するデジタルパルス変換手段が備えられている。 - 特許庁

The real time clock device 10 comprises an oscillating circuit 14 for outputting source oscillation, a nonvolatile memory 18 that stores real time data and selectively receives current, a volatile memory 20 for receiving the real time data from the nonvolatile memory 18 and holding it, and a real time clock circuit 16 for performing clocking using the source oscillation input from the oscillating circuit 14 and the real time data stored in the volatile memory 20.例文帳に追加

リアルタイムクロック装置１０は、源振を出力する発振回路１４と、リアルタイムデータを記憶した、電流が選択的に供給される不揮発性メモリ１８と、不揮発性メモリ１８からリアルタイムデータを入力して保持する揮発性メモリ２０と、発振回路１４から入力した源振と揮発性メモリ２０に記憶したリアルタイムデータとを利用して計時を行うリアルタイムクロック回路１６とを備えた構成である。 - 特許庁

The semiconductor integrated circuit having the self-biasing type clock signal amplifier which generates the clock signal with the input voltage from an AC signal source 2 is provided with a voltage supply means comprising a reference voltage source 6 composed of an operational amplifier OP-Amp which abruptly varying a rise of a voltage by applying a bias voltage in addition to the voltage from the AC signal source 2 when the signal source 2 starts up.例文帳に追加

交流信号源２からの入力電圧によりクロック信号を生成する自己バイアス型クロック信号増幅器を持つ半導体集積回路において、前記信号源２の立ち上げ時に、前記交流信号源２による電圧に加えてバイアス電圧を印加し電圧の立ち上がりを急峻に変化させるオペアンプＯＰ−Ａｍｐからなる基準電圧源６で構成された電圧供給手段を設けた。 - 特許庁

To provide a method of forming the macro-block library for logical simulation capable of setting a proper delay time not including the excess margin, to a macro-block wherein a clock control circuit is inserted between a macro-clock input terminal and a synchronizing output circuit, and to provide a layout designing method capable of easily eliminating the timing error, and remarkably shortening a time for designing.例文帳に追加

マクロクロック入力端子と同期化出力回路との間にクロック制御回路が挿入されているマクロブロックに対して、過剰なマージンを含まず適切な遅延時間を設定することが可能な論理シミュレーション用マクロブロックライブラリの作成方法と、このライブラリを用いて、タイミングエラーを容易に解消し設計期間を大幅に短縮することが可能なレイアウト設計方法とを提供する。 - 特許庁

The clock recovery circuit comprises an initial stage, formed of at least two of a plurality of signal selectors capable of selectively outputting one signal from the plurality of input signals, and a final stage formed of one signal selector in a step-layer structure, to select one of the plurality of the clocks supplied to the initial stage to generate the regenerated clock.例文帳に追加

各々が複数の入力信号の中から１つの信号を選択的に出力することができる複数の信号選択回路を用いて、少なくとも２つの信号選択回路によって初段が構成され、１つの信号選択回路によって最終段が構成される階層構造を形成し、前記初段に供給された複数のクロックの中から１つのクロックを選択して再生クロックを生成する。 - 特許庁

This semiconductor device which receives received data based on the standard of IEEE 1394 and has a synchronization FIFO 11 which synchronizes the received data input based on a receiving clock signal with an internal clock signal, a decoding processing part 12 which performs decoding processing of the received data synchronized by the synchronization FIFO 11 and a shaping FIFO 13 which outputs the received data decoded by the decoding processing part 12 at fixed timing.例文帳に追加

IEEE1394の規格に基づいて受信データを受信する半導体装置であって、受信クロック信号に基づいて入力される前記受信データを内部クロック信号に同期化させる同期化ＦＩＦＯ１１と、同期化ＦＩＦＯ１１で同期化された受信データをデコード処理するデコード処理部１２と、デコード処理部１２でデコードされた受信データを一定のタイミングで出力する整形ＦＩＦＯ１３を備えた。 - 特許庁

This dynamic latch is provided with a discharge part for parallel discharging a first output node in response to one and second output node signal in differential input signals and parallel discharging a second output node in response to the other and first output node signal in the differential input signals and a current source for sinking a current from the discharge part in response to a clock signal.例文帳に追加

差動入力信号中で一つと第２出力ノードの信号に応答して並列で第１出力ノードをディスチャージし、差動入力信号中で他の一つと第１出力ノードの信号に応答して並列で第２出力ノードをディスチャージするディスチャージ部と、クロック信号に応答して前記ディスチャージ部から電流をシンキングする電流源とを具備する。 - 特許庁

This semiconductor device is characterized by including an input circuit for taking in the plurality of data from an external part respectively in synchronism with the plurality of clock signals from an external part, a pulse signal generating circuit for generating a pulse signal, and a driving circuit for supplying the plurality of data taken in the input circuit to an internal circuit in alignment with the same timing according to the timing of the pulse signal.例文帳に追加

半導体装置は、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、パルス信号を生成するパルス信号生成回路と、該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路を含むことを特徴とする。 - 特許庁

A flip-flop circuit block 101 of fixed size is composed of a flip-flop 104 and a timing adjusting circuit 103 arranged in the clock signal input path of the flip-flop 104 and the distance L1 from an input terminal 102 to the timing adjusting circuit 103 and the distance L2 from the timing adjusting circuit 103 to the flip-flop 104 are held constant.例文帳に追加

フリップ・フロップ１０４と、このフリップ・フロップ１０４のクロック信号入力経路に配置されたタイミング調整回路１０３とで一定のサイズのフリップ・フロップ回路ブロック１０１を構成し、入力端子１０２からタイミング調整回路１０３までの距離Ｌ１およびタイミング調整回路１０３からフリップ・フロップ１０４までの距離Ｌ２を一定に保つようにした。 - 特許庁

A processing means obtains time from a clock means upon receiving a region identifier for identifying a predetermined region from an input means, receives information of a region corresponding to the received region identifier from the input means, and relates and stores a combination of the received region identifier and the obtained time, and information of the received region in a memory means.例文帳に追加

処理手段は、所定の領域を識別する領域識別子を入力手段から受付けた際に、時計手段から時刻を取得し、受付けた領域識別子に対応する領域における情報を入力手段から受付けて、受付けた領域識別子及び取得した時刻の組合せと、受付けた領域における情報とを関連付けて記憶手段に記憶する。 - 特許庁

To stably insert alarm display signals even when the clock of a network on the input side can not be extracted, or even when it is in an instable state though it can be extracted, in an interface circuit for converting a data form between the networks, and for inserting the alarm display signals to the data and transmitting them when a fault occurs in the network on the input side.例文帳に追加

ネットワーク間でデータ形式を変換し、入力側のネットワークで障害が発生した場合にそのデータにアラーム表示信号を挿入して伝送するインタフェース回路において、入力側のネットワークのクロックを抽出できなかった場合、あるいは抽出できたとしても不安定な状態であった場合でも、安定してアラーム表示信号を挿入できるようにする。 - 特許庁

Quantized data I and Q obtained by applying frequency conversion to an input modulated wave into a base band are obtained from output terminals 106 and 107 by using a sampling frequency equal to a center frequency of the input modulated wave (in) and performing a sampling operation with clock signals 104 and 105 having 90° phase difference from each other in two AD converters 102 and 103.例文帳に追加

入力変調波ｉｎの中心周波数に等しいサンプリング周波数を用い、２つのＡＤ変換器１０２，１０３にて互いに９０度の位相差を有するクロック信号１０４，１０５でサンプリング動作させることにより、入力変調波がベースバンド帯域へ周波数変換された量子化データＩおよびＱを出力端子１０６，１０７から得る。 - 特許庁

To provide a multi-input A/D converter and a multi-input A/D conversion method for realizing the high-efficiency and high-speed processing of A/D conversion by performing control so as to read digital signals at the time other than critical time bands before and after the edge timing of clock signals for sampling analog signals and outputting the digital signals.例文帳に追加

本発明の課題は、アナログ信号のサンプリング及びデジタル信号の出力を行う、クロック信号のエッジタイミング前後のクリティカルな時間帯以外の時間にデジタル信号を読み出すことができるように制御して、Ａ／Ｄ変換の高効率かつ高速な処理を実現する多入力Ａ／Ｄ変換装置、及び多入力Ａ／Ｄ変換方法を提供することである。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁

The delay monitor 15' sets a delay amount for input signals, based on the input timing of measurement start signals STR and measurement end signals STP in delay measurement mode, and after the delay measurement mode is ended, delays signals CLK outputted form the clock receiver 11 by the delay amount set at the delay measurement mode, and outputs them to the synchronization delay control circuit 12.例文帳に追加

ディレイモニタ１５′は、遅延測定モードのとき、測定開始信号ＳＴＲと測定終了信号ＳＴＰの入力タイミングに基づいて入力信号に対する遅延量が設定され、遅延測定モード終了後は、遅延測定モードの際に設定された遅延量でクロックレシーバ１１から出力される信号ＣＬＫを遅延して上記同期遅延制御回路１２に出力する。 - 特許庁

In a recording and reproducing apparatus which records and regenerates an image digital signal, an image input signal is synchronized with an internal system of the recording and reproducing apparatus, by measuring the frame period of the input image signal with a reference clock, and making the write bank of an MPEG compression processing memory for performing proper MPEG compression processing according to the frame period by causing frame skipping or repeating.例文帳に追加

映像ディジタル信号を記録再生する記録再生装置において、入力映像信号のフレーム周期を基準クロックで計測し、その周期に応じて良好なＭＰＥＧ圧縮処理を行う為のＭＰＥＧ圧縮処理メモリーの書き込みバンクをフレームスキップまたはリピートさせて、入力映像信号を前記記録再生装置の内部システムに同期化させる。 - 特許庁

The method includes steps of: receiving each merged image; changing a clock domain from an original input signal to an internal domain; placing at least two adjacent pixels into an input buffer by merged image; interpolating an intermediate pixel, for forming a reconstructed left frame and a reconstructed right frame; and reconstructing a stereoscopic image stream from the left and the right image frames.例文帳に追加

方法は、各併合画像を受け取るステップと、元の入力信号からのクロックドメインを内部ドメインに変化させるステップと、各併合画像毎に、少なくとも二つの隣接画素を入力バッファに入れるステップと、復元左フレームおよび復元右フレームを形成するために中間画素を補間するステップと、左および右画像フレームから立体画像ストリームを復元するステップとを含む。 - 特許庁

The semiconductor integrated circuit device is provided with a first delay time decision circuit deciding a signal delay time by a test clock through a dummy input/output circuit set equally to a signal delay time of a first output circuit and the first and second input circuits, and the decision area is temporally changed on the basis of a decision result of the first delay time decision circuit.例文帳に追加

上記第１出力回路及び上記第１、第２入力回路の信号遅延時間に同等に設定されたダミー入力・出力回路を通したテストクロックにより信号遅延時間を判定する第１遅延時間判定回路とを設け、上記判定領域を上記第１遅延時間判定回路の判定結果に基づいて時間的に変化させる。 - 特許庁

Each of a plurality of signal output units 20 provided to a solid-state imaging element 1 has an input terminal electrode group 25 including a plurality of terminal electrodes 25a-25d that each input a reset signal Rst, a hold signal Hld, a horizontal start signal Sph, and a horizontal clock signal Ckh; and an output terminal electrode 26 for outputting an output signal Aout.例文帳に追加

固体撮像素子１が備える複数の信号出力部２０のそれぞれは、リセット信号Ｒｓｔ、ホールド信号Ｈｌｄ、水平スタート信号Ｓｐｈ、及び水平クロック信号Ｃｋｈのそれぞれを入力する端子電極２５ａ〜２５ｄを含む入力端子電極群２５と、出力信号Ａｏｕｔを提供する出力端子電極２６とを有する。 - 特許庁

The signal analyzer comprises a phase demodulator 32 which receives a serial binary input signal and continuously generates edge position data signals representing shift positions of this serial binary input signal, and a decimeter 39, coupled through an anti-aliasing filter 36 to the phase demodulator, for generating phase data from the edge position data signals synchronously with a system clock signal and asynchronously with the generation of edges.例文帳に追加

シリアル２進入力信号を受け、このシリアル２進入力信号の遷移位置を表すエッジ位置データ信号を連続的に発生する位相復調器３２と；アンチエリアシング・フィルタ３６を介して位相復調器に結合され、システム・クロック信号に同期して且つエッジの発生と非同期にエッジ位置データ信号から位相データを発生するデシメータ３９とで構成する。 - 特許庁

In the digital/analog converter circuit, a PDM(Pulse Duration Modulation) conversion is applied to waveform generating data being data resulting from excluding LSB data of input data from the input data and an amplitude or a high level width of a PDM conversion data output is replaced with a prescribed median only for one clock period in high level periods of a PDM conversion data output period corresponding to the PDM converted resolution.例文帳に追加

入力データからこの入力データのＬＳＢデータを除いたデータである波形生成用データをＰＤＭ変換し、ＰＤＭ変換された分解能分のＰＤＭ変換データ出力の周期期間中のハイレベル期間のうち、１クロック期間分のみ、ＰＤＭ変換データ出力の振幅またはハイレベル幅を所定の中間値とに切り換えるデジタル・アナログ変換回路。 - 特許庁

A frequency difference detection circuit 8 detects a frequency difference between the oscillated clock and the input signal and a drive control circuit 7 increases the ratio of an output of the 2nd constant current source 4 with respect to an output of the 1st constant current source 2.例文帳に追加

発振クロックの周波数と入力信号の周波数差分を周波数差分検出回路８で検出し、周波数差分が所定値より大きいときに、駆動制御回路７によって第１の定電流源２の出力に対する第２の定電流源４の出力の比率を大きくする。 - 特許庁

The analog signal input digital operation circuit is provided with VCOs 111, 112 for inputting analog signals S1, S2 and a digital differential detection circuit for inputting pulse signals pf1, pf2 from the VCOs 111, 112, detecting and outputting the difference between the pulsewidth of pf1 and the pulsewidth of pf2 by means of a detecting clock.例文帳に追加

アナログ信号Ｓ１，Ｓ２を入力するＶＣＯ１１１，１１２と、ＶＣＯ１１１，１１２からのパルス信号ｐｆ１，ｐｆ２を入力し、検出クロックにより、ｐｆ１のパルス幅とｐｆ２のパルス幅との差分を検出して出力するデジタル差分検出回路を備えたことを特徴とする。 - 特許庁

A differential determiner (1) detects an input variation exceeding a step width of a quantizer (2), stops the function of an integrator (10) 1 clock after inputting, and cuts off feedback of an output of a delayer (7) to an adder (8c), thereby instantaneously varying a hybrid modulator to a Δ modulator.例文帳に追加

差分判定器（１）が量子化器（２）のステップ幅を超える入力変化を検知し、入力の入った１クロック後に積分器（１０）の機能停止、および遅延器（７）の出力の加算器（８ｃ）へのフィードバックを断つことで、瞬時的に混合型変調器をΔ変調器に変化させる。 - 特許庁

The demodulator 82 is input, from the modulator, with a plurality of kinds of demodulation delivery signals DATA having value switching timings different each other, when using the reference clock CLK as a reference, in response to the delivery signals SIN0, SIN1, SIN2 of the ink of three bits.例文帳に追加

復調回路８２には、変調回路から、３ビットのインクの吐出信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２の値に応じて、基準クロックＣＬＫを基準としたときのその値が切り替わるタイミングが互いに異なる複数種類の変調吐出信号ＤＡＴＡが入力される。 - 特許庁

Further, the device is equipped with a clock control circuit 7 for performing control to stop supplying clocks while decoding is not performed and a selector 8 for fixing an input to the code tables not to be selected when selecting one code table out of the plurality of code tables in accordance with the encoded bit streams.例文帳に追加

さらに、復号を行わない期間はクロックの供給を停止するように制御するクロック制御回路７と、符号化されたビット列に応じて複数の符号テーブルから１つの符号テーブルが選択される場合に選択されない符号テーブルへの入力を固定するセレクタ８とを備える。 - 特許庁

This display device has a serial-parallel conversion part which converts the digital serial data inputted through a connector for digital data transmission into parallel data and measures the horizontal frequency and vertical frequency of the input video signal and pixel clock to decide the signal by a decision part according to the measurement result.例文帳に追加

デジタルデータ伝送用コネクタを通して入力されたデジタルシリアルデータをシリアルパラレル変換するシリアルパラレル変換部を有し、入力映像信号の水平周波数と垂直周波数と画素クロックを測定し、その測定結果に基づき判断部にて信号判別を行う。 - 特許庁

The output of a resister 126 inputting an incorporated signal GET from the OR-circuit 123 is output to resisters 127, 128, a clock signal CLK is input to the resisters 127, 128, and a fetch prohibiting signal NG from the reister 128 is sent to the resister 125.例文帳に追加

オア回路１２３からの取り込み信号ＧＥＴを入力するレジスタ１２６の出力はレジスタ１２７、１２８へ出力され、このレジスタ１２７、１２８にはクロック信号ＣＬＫが入力され、このレジスタ１２８からの取り込み禁止信号ＮＧがレジスタ１２５へ送られる。 - 特許庁

An arithmetic circuit performs operation of the flag data stored in the flag register with a first test data stored in the data register for each cycle from the input time of the first test data to the plurality of number of cycles of the clock signal, and the data control circuit 1-2 generates test data to be written in the memory cell.例文帳に追加

そして、演算回路は、第１テストデータの入力時からクロック信号の複数サイクル目まで各々のサイクル毎に、フラグレジスタに記憶されたフラグデータとデータレジスタに記憶された第１テストデータとの演算を行って、前記データ制御回路１−２がメモリセルに書き込むテストデータを発生する。 - 特許庁

The level relation of voltages between the clock signals VCK1 and VCK2 is inverted once at least during one cycle and even when the VCK1-VCK2 is positive or negative, the state of the serial negative resistor circuit corresponding to an input current IIN is set so that (N+1) states can exist.例文帳に追加

クロック信号ＶＣＫ１，ＶＣＫ２は、電圧の大小関係が一周期の間に少なくとも１回逆転し、かつＶＣＫ１−ＶＣＫ２が正負いずれの場合も、入力電流ＩＩＮに応じた直列負性抵抗素子回路の状態がＮ＋１個存在するように設定される。 - 特許庁

The terminal obtains, by means of a clock device, the time and date of the occurrence of an event in a user operation such as a key input operation or in access from the outside, and stores the obtained time and date in a final event time and date storage area disposed in an EEPROM.例文帳に追加

表示端末では、キー入力操作等のユーザによる操作又は外部からのアクセスが行われた際のイベントが発生した日時が計時装置より取得され、取得された日時がＥＥＰＲＯＭに設けられている最終イベント日時記憶エリアに記憶される。 - 特許庁

To provide a clock/data recovery circuit provided with both circuits of a circuit for rough adjustment and a circuit for fine adjustment and with possibilities to reduce probability of failing in corresponding a frequency of an output signal of a VCO to a frequency of an input data and to improve its reliability.例文帳に追加

本発明は、粗調整用の回路と微調整用の回路との双方の回路を備えたクロック・データリカバリ回路に関し、ＶＣＯの出力信号の周波数を入力データの周波数に一致させるのに失敗する可能性を低減し、信頼性を向上させる。 - 特許庁

The jitter control means composed of a frequency dividing circuit 12, phase comparing circuits 14 and 15, counters 15 and 17 and a variable delay circuit 13 updates the select signal until selecting a reception side terminal in which the capacitive reflection pulse is overlapped on the jitter portion of the input clock in the reception side terminal.例文帳に追加

分周回路１２、位相比較回路１４、１５、カウンタ１５、１７、可変遅延回路１３からなるジッタ調整制御手段は、受信側端子における入力クロックのジッタ部分に容量性反射パルスが重なる受信側端子を選択するまで選択信号を更新する。 - 特許庁

Output signals from detecting parts 10A, 10B are inputted to a double-input NAND gate 204 through Schmitt triggers 201, 201, and the output of the Schmitt trigger 201 is inputted to a data terminal D of a D-type flip-flop 205, while the output of the Schmitt trigger 202 is inputted to a clock terminal CLK.例文帳に追加

検出部１０Ａ，１０Ｂからの出力信号を、シュミットトリガ２０１，２０２を介して、２入力ナンドゲート２０４に入力すると共に、シュミットトリガ２０１の出力は、Ｄ型フリップフロップ２０５のデータ端子Ｄに、シュミットトリガ２０２の出力は、クロック端子ＣＬＫに、各々入力する。 - 特許庁

The terminal to check the system date of a built-in clock in the case of startup of an operating system, to prompt an operator to input a correct date when the system date is a prescribed date set in the operating system and to set the inputted date as the system date is provided.例文帳に追加

オペレーティングシステムの起動の際に、内蔵時計のシステム日付をチェックし、そのシステム日付がオペレーティングシステムに設定してある特定日付の場合には、オペレーターに正しい日付の入力を促し、入力された日付をシステム日付として設定する端末装置を提供する。 - 特許庁

To simultaneously achieve a smaller area and a higher speed in a flip-flop circuit which is constituted of an input portion 11 using a dynamic circuit and an output portion 31 using a static circuit and is constituted of a scan to take in a data during a term of shorter pulse width compared with a clock period.例文帳に追加

ダイナミック回路を用いた入力部１１とスタティック回路を用いた出力部３１とから構成され、クロック周期に比べ、短いパルス幅の期間にデータ取り込みを行うスキャン付き構成のフリップフロップ回路において、小面積化と高速化とを同時に行う。 - 特許庁

A control unit 1a updates phase information indicating an arithmetic request signal CRQ and a phase of an interpolation sample to be generated synchronously with a main clock ϕm of a double frequency as high as an input sampling frequency f1 and when the phase information satisfies predetermined conditions, generates an arithmetic command signal.例文帳に追加

制御部１ａは、入力サンプリング周波数ｆ１の２倍の周波数のメインクロックφｍに同期し、演算要求信号ＣＲＱと発生すべき補間サンプルの位相を示す位相情報を更新し、位相情報が所定の条件を満たしたとき、演算指令信号を発生する。 - 特許庁

Since the signal delayed by the delay circuit 22 is inputted to an input terminal D1 of this D flip-flop 25, without being affected by a pulse containing the glitch to be a noise to be inputted to the clock terminal CK1, a suitable signal can be outputted to a pulse generating circuit 16.例文帳に追加

このＤフリップフロップ２５の入力端子Ｄ１には、遅延回路２２により遅延された信号が入力されるため、クロック端子ＣＫ１に入力されるノイズとなるグリッチを含むパルスに影響されることなく、適切な信号をパルス発生回路１６に出力することができる。 - 特許庁

The capacitance elements 60 and 61 have capacitance reducing the parasitic capacitance between the input terminal and the output terminal of each of the semiconductor switch elements 20b and 20d at a frequency being N times of the clock frequency of the pulsed signal supplied to the semiconductor switch elements 20b and 20d.例文帳に追加

キャパシタンス素子６０，６１は、半導体スイッチ素子２０ｂ、２０ｄの各々の入力端子と出力端子間の寄生容量を、半導体スイッチ素子２０ｂ、２０ｄに供給されるパルス状信号のクロック周波数のＮ倍の周波数において低減する容量を有する。 - 特許庁

A timing generating circuit 1 judges the timing in which command information and data information appear at a input data signal 8 respectively by counting clock signals 7 from the point of time of rise of a select-signal 6, and generates a command timing signal 12 and a data timing signal 14.例文帳に追加

タイミング発生回路１はセレクト信号６の立ち上り時点からのクロック信号７をカウントすることにより，コマンド情報とデータ情報それぞれが入力データ信号８に現れるタイミングを判断して，コマンドタイミング信号１２とデータタイミング信号１４を発生する。 - 特許庁

To surely perform parallel-serial conversion on a high-speed data signal while suppressing timing deviation between a data signal and a clock signal input to a data converter after a second stage even when variation or the like of a power supply voltage occurs in a parallel-serial conversion circuit of multistage configuration.例文帳に追加

多段構成のパラレル−シリアル変換回路について、電源電圧の変動等が生じた場合でも、２段目以降のデータ変換部に入力されるデータ信号およびクロック信号のタイミングずれを抑制して、高速なデータ信号のパラレル−シリアル変換を確実に実行する。 - 特許庁

A reader controller 14, when the unlocking signal is input, keeps the reader 22 in a registration state for a preset period of time so as to register the authentication information of the storage medium with clock time, thereby exercising the unlocking control of the electric lock 12 paired with the entrance unit 11 having the reader 22.例文帳に追加

読取制御器１４は、開錠信号が入力されると、読取器２２を設定時間だけ登録状態に移行させて記憶媒体の認証情報を時刻とともに登録し、読取器２２を有する玄関機１１と対の電気錠１２を開錠制御する。 - 特許庁

A first counter 430 and a second counter 410 for counting a reference clock CLK input counter values obtained by converting the number of reference CLKs into the number of pixels of each of image readers 210, 230 or the like to a first device control signal generation block 440 and a second device control signal generation block 470.例文帳に追加

基準ＣＬＫを計数する第１カウンタ部４３０，第２カウンタ部４１０は、基準ＣＬＫの数を各画像読取部２１０，２３０の画素数に換算したカウンタ値等を第１デバイス制御信号生成ブロック４４０，第２デバイス制御信号生成ブロック４７０に入力する。 - 特許庁

A nonlinear displayed image distortion correction mechanism is provided which variably controls the display clock velocity of an image when an image having the horizontal nonlinear distortion is once input to a buffer memory 2 and then the image is output from the buffer memory 2, and the nonlinear displayed image distortion correction mechanism performs the nonlinear distortion.例文帳に追加

水平方向の非線形歪を持った画像をいったんバッファメモリ２に入力し、そのバッファメモリ２から画像を取り出すときに、画像の表示クロックの速度を可変制御する非線形表示画像歪補償機構を用意して、非線形歪の是正を行う。 - 特許庁

Further, a test data selection section 104 is disposed to selectively output one of test data output from the first and second test pattern generation sections 101 and 102 based on the signal value of the second clock CK2, and input it as test data to a memory 105.例文帳に追加

さらに、第１のテストパターン生成部１０１および第２のテストパターン生成部１０２から出力されるテストデータのいずれか一方を、第２のクロックＣＫ２の信号値によって選択的に出力し、メモリ１０５へテストデータとして入力するテストデータ選択部１０４を設ける。 - 特許庁