「input clock」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

The monitoring circuit 182 has a start detection sensor 71a connected to a D terminal through waveform shaping circuit 183 and an input/output port 155 and a second clock circuit 181 connected to a CLK terminal through an invertor 184.例文帳に追加

監視回路１８２には、Ｄ端子にスタート検出センサ７１ａが波形整形回路１８３及び入出力ポート１５５を介して接続され、ＣＬＫ端子に第２クロック回路１８１が反転器１８４を介して接続されている。 - 特許庁

The power supply device 60, to which the switching clock is input is switched at a switching frequency (the Nyquist frequency), and an output voltage to be supplied to a millimeter-wave radar device 31 includes a switching noise changed at the switching frequency.例文帳に追加

スイッチングクロックが入力される電源装置６０は、スイッチング周波数（ナイキスト周波数）でスイッチングされ、ミリ波レーダ装置３１に供給される出力電力には、スイッチング周波数で変化するスイッチングノイズが含まれる。 - 特許庁

With an input of a net list 101, a path-specific delay factor setting step 104 sets a maximum value and minimum value of a delay factor depending on characteristics of each path, in clock paths of a data sending FF and data receiving FF.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。 - 特許庁

To provide a semiconductor device with a multiplexer which converts data to be input parallelly to high-rate series data without using a high-frequency clock, and to provide a method of controlling the semiconductor device and a data processing system using the semiconductor device.例文帳に追加

高い周波数のクロックを用いずに並列に入力させるデータを高レートの直列データに変換するマルチブレクサを備えた半導体装置、その制御方法、その半導体装置を用いたデータ処理システムを提供する。 - 特許庁

By detecting a frequency signal superimposed on the serial pulse-like voltage signals for each cycle of the clock, a master station input part 139 extracts serial supervisory signals and converts them to parallel supervisory signals.例文帳に追加

親局入力部１３９は、クロックの１周期毎に直列のパルス状電圧信号に重畳された周波数信号を検出することにより、直列の監視信号を抽出して、これを並列の監視信号に変換する。 - 特許庁

In a shift clock to be input to a scanning line driving unit (shift register), a plurality of shift timings are instructed in one horizontal line period, whereas normally one shift timing is instructed in one horizontal line period.例文帳に追加

走査線駆動部（シフトレジスタ）に入力するシフトクロックに関して、通常は１水平ライン期間につき１回のシフトタイミングが指示されるところを、１水平ライン期間につき複数回のシフトタイミングが指示されるように調整する。 - 特許庁

To eliminate misrecognition when a data signal synchronized with a high-speed clock is processed at the time of the input of the data signal.例文帳に追加

本発明は、高速クロックに同期したデータ信号が入力される半導体集積回路装置において、そのデータ信号を処理する際に誤認識が生じることの無い半導体集積回路装置を提供することを目的とする。 - 特許庁

A 1st cryptographic processing means 10 and a 2nd cryptographic processing means 11 encipher the pleintext input block data with a necessary number L of processing clocks in synchronization with the cryptographic processing clock, and output ciphertext output block data.例文帳に追加

第１の暗号化処理手段１０及び第２の暗号化処理手段１１は、平文入力ブロックデータを暗号化処理クロックに同期して必要処理クロック数Ｌで暗号化し、暗号文出力ブロックデータを出力する。 - 特許庁

When the period of input output clock is not stable, period data of a re-sampling period address register 23 are updated and a reading address is formed by supplying the output of the register 23 to a cumulative adding circuit 24.例文帳に追加

入出力クロックの周期が安定していないときには、再標本化周期アドレスレジスタ２３の周期データを更新するとともに、レジスタ２３の出力を累積加算回路２４に供給して読み出しアドレスを形成する。 - 特許庁

The first pull-down circuit 41 includes an inverter using the gate of transistor Q1 as the input end and being activated by the clock signal CLK, and a transistor Q5A discharging the gate of transistor Q1 according to an output of the inverter.例文帳に追加

第１プルダウン回路４１は、トランジスタＱ１のゲートを入力端とし、上記クロック信号ＣＬＫにより活性化されるインバータ、およびその出力に応じてトランジスタＱ１のゲートを放電するトランジスタＱ５Ａを含む。 - 特許庁

A clock generating circuit 4 generates clocks CK1 having a frequency in which the number of pixels of the horizontal direction of a fixed pixel display device 11 and the number of scanning lines of an input video image signal and the frame frequency of the video image signal are multiplied.例文帳に追加

クロック発生回路４は、固定画素表示装置１１の水平方向の画素数と、入力映像信号の走査線数と、入力映像信号のフレーム周波数とを乗算した周波数のクロックＣＫ１を発生する。 - 特許庁

The PLL macro 15 makes the phase of the chip input of a semiconductor integrated circuit 10 coincident with those of the inlets of the macros 1-4, and a CTS buffer 21 eliminates the clock delay differences to the lower-hierarchy macros 1-4.例文帳に追加

ＰＬＬマクロ１５は半導体集積回路１０のチップ入力と下位階層マクロ１〜４それぞれの入口との位相を一致させ、ＣＴＳバッファ２１が下位階層マクロ１〜４それぞれまでのクロック遅延差を無しとしている。 - 特許庁

To provide a device of controlling a color liquid crystal display for outputting a video of the same size by a smaller clock number by modifying an input interface system to enhance efficiency of data transmission; and to provide a control method therefor.例文帳に追加

入力インターフェース方式を変更することでデータ伝送の効率性を高めると共に、少ないクロック数で同じ大きさの映像を出力できるカラー液晶表示装置の制御装置、及び制御方法を提供する。 - 特許庁

The start position determining circuit 3 sequentially changes the switch that serves as a selection start position, for example S1, S3 and S5 and so on, for each input of the digital signal DIG which is obtained in synchronization with a clock signal CLK, and the selection start position is determined.例文帳に追加

スタート位置決定回路３は、クロック信号ＣＬＫに同期して得られるディジタル信号ＤＩＧの入力毎に選択スタート位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。 - 特許庁

The semiconductor storage device 10 includes a power supply terminal VT, a reset terminal RT, a clock terminal CT, a data terminal DT, a grounding terminal GT, a detection signal input terminal CIT, a detection signal output terminal COT, and an internal circuit 20.例文帳に追加

半導体記憶装置１０は、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接地端子ＧＴ、検出信号入力端子ＣＩＴ、検出信号出力端子ＣＯＴ、内部回路２０を備えている。 - 特許庁

After that, if a data input changes, in a circulation type shift register SR-B on a lower stage, data of logic "1" inputted to a certain bit position through a gate circuit GATE starts cyclic shift to the left (negative direction) in synchronization with the clock.例文帳に追加

その後、データ入力に変化があると、下段の循環型シフトレジスタＳＲ−Ｂでは、ゲート回路ＧＡＴＥを介してあるビット位置に入力された論理「１」のデータが、クロックに同期して左方向（負方向）に循環シフト始める。 - 特許庁

A transmitter 1 equally divides moving picture data into a plurality of pieces, and transmits them through different transmission lines 121 by a switch mechanism 122 which is switched by a switch control unit 123 according to an input bus clock of the moving picture data.例文帳に追加

送信機１は動画像データを均等に複数に分割し、動画像データの入力のバスクロックに応じてスイッチ切替制御部１２３が切り替えるスイッチ機構１２２により異なる伝送ライン１２１を介して伝送する。 - 特許庁

The circuit is provided with a discriminating circuit 52 for discriminating the horizontal and vertical synchronizing frequencies of the input video signal S11, and a PLL 60 for outputting a clock S61 controlled by the discrimination result of the discriminating circuit 52 and varying in frequency.例文帳に追加

入力映像信号Ｓ11の水平および垂直の同期周波数を判別する判別回路５２と、判別回路５２の判別結果により制御されて周波数の変化するクロックＳ61を出力するＰＬＬ６０とを設ける。 - 特許庁

Even though this data processor sets an RF mode to default in accordance with the input start of driving power, the data processor switches and sets a terminal mode when both a clock signal and a reset signal are inputted to prescribed connection terminals 101 and 102 by cable.例文帳に追加

駆動電力の入力開始に対応してＲＦモードをデフォルト設定するが、所定の接続端子１０１，１０２にクロック信号とリセット信号との両方が有線入力されると端子モードを切換設定する。 - 特許庁

A phase of a reference clock is shifted by 1/n width of a pulse width, n pieces of phase shift pulse are output, two phase shift pulses among each phase shift pulse are input, and a micro-width pulse is generated from a phase difference of both pulses.例文帳に追加

基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力し、各位相シフトパルスのうちの２つの位相シフトパルスを入力して、両者の位相差から微小幅パルスを生成する。 - 特許庁

The module has an oscillation circuit in the module or the control circuit applying IO (Input/Output) control to the module by means of the lock signal of a PLL (Phase-Locked Loop) operating the clock supplied from the exterior of the module as a reference signal.例文帳に追加

モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路を有するモジュール。 - 特許庁

A F/F(flip-flop) dedicated layout lattice where the clock input terminals of the F/F as a load are lined up on the same straight line is previously formed (S101), and a cell layout region is divided into sub-regions of the same size (S102).例文帳に追加

予め負荷としてのＦ／Ｆ（フリップフロップ）のクロック入力端子位置が同一直線上に並ぶようにＦ／Ｆ専用の配置格子を作成しておき（Ｓ１０１）、一定の大きさでセル配置領域を分割する（Ｓ１０２）。 - 特許庁

The timing inspection unit generates a second oscillation signal through the use of an input clock, generates pulses from the second oscillation signal by a second control signal, and compares the second oscillation signal with the generated pulses to inspect whether a violation occurs on operating time.例文帳に追加

タイミング検査部は、入力クロックを用いて第2発振信号を生成して、第2発振信号から第2制御信号によってパルスを生成し、第2発振信号を生成されたパルスと比べて動作時間の違反有無を検査する。 - 特許庁

A differential signal VRx1 between a test pattern signal VRx being an output from an input buffer 10 and an external reference voltage Vref applied by an LSI tester, and the like is applied to CDR12 to generate a clock signal CLK2.例文帳に追加

入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。 - 特許庁

To generate a clock for display to drive horizontal pixels without using a PLL circuit in driving display by converting the number of horizontal pixels of input video data into that suited for a display device.例文帳に追加

入力ビデオデータの水平画素数を、ディスプレイデバイスに適合する水平画素数に変換して表示駆動を行うのにあたり、ＰＬＬ回路を用いることなく、水平画素駆動のための表示用クロックが生成できるようにする。 - 特許庁

The PLL macro 11, on the other hand, makes the phases coincident from the input of the macro 1 to an FF circuit 31, and the CTS buffer 21 eliminates clock delay differences from the inlet of the macro 1 to the FF circuit 31.例文帳に追加

一方、ＰＬＬマクロ１１は下位階層マクロ１の入力からＦＦ回路３１までの位相を一致させ、ＣＴＳバッファ２１は下位階層マクロ１の入力からＦＦ回路３１までのクロック遅延差を無しとしている。 - 特許庁

PWM signals of two levels are input to obtain a synchronous PWM signal synchronized to a clock signal and to obtain an edge detecting signal detecting an edge of a positive or negative polarity of the PWM signals of two levels.例文帳に追加

２レベルのＰＷＭ信号を入力して、クロック信号に同期させた同期ＰＷＭ信号を得るとともに、２レベルのＰＷＭ信号の正又は負の一方の極性のエッジを検出したエッジ検出信号を得る。 - 特許庁

This image forming apparatus includes a control circuit having an output terminal for outputting a clock signal and data signal used to generate a transmission signal to the cartridge and an input terminal for receiving a transmission signal from the cartridge.例文帳に追加

本画像形成装置は、カートリッジへの送信信号を生成するためのクロック信号及びデータ信号を出力する出力端子及び前記カートリッジからの送信信号を入力する入力端子を有する制御回路を含む。 - 特許庁

The window width of data can be made uniform by individually adjusting the multi-phase clock signals that are input or output timing signals, and thus characteristics of the semiconductor device can be improved.例文帳に追加

本発明によれば、入力あるいは出力タイミング信号である多相クロック信号を個別に調整することにより、データのウィンドウ幅を均一にすることができるため、半導体装置の特性を改善することができる。 - 特許庁

To facilitate miniaturization of a circuit scale, formation of LSI with regard to a phase comparator for PLL type data retiming, and generate a clock signal for retiming about the optimum phase relationship even for either of a low-speed or high-speed input signal.例文帳に追加

ＰＬＬ型データリタイミング用位相比較器に関し、回路規模の小型化、ＬＳＩ化を容易にし、低速及び高速の何れの入力信号に対しても、最適な位相関係のリタイミング用クロック信号の生成を可能にする。 - 特許庁

Then, a signal processing means 7 reads video signals 17 using second clock 9C independently generated from input synchronization signals 5V and 5H.例文帳に追加

入力映像信号４をデジタル画像情報として一旦、記憶手段１５に記憶させ、その後、入力同期信号５Ｖ，５Ｈから独立して発生させた第２クロック９Ｃを用いて信号処理手段７により映像信号１７を読み出す。 - 特許庁

A flip-flop 6 receives output of the selector 1 and output P2 of the 1/2 frequency divider 5, respectively, on input terminals and outputs a 1/2 frequency divided pulse P1 with duty ratio of 50% to be changed according to the selected reference clock.例文帳に追加

フリップフロップ６は、セレクタ１の出力および１／２分周器５の出力Ｐ２を入力端にそれぞれ受け、選択された参照クロックに応じて変化するデューティ比５０％の１／２分周パルスＰ１を出力する。 - 特許庁

The clock pulse Clk is guided to a light output port 17, to be input into the optical SR flip flop 101 as a set light pulse R, when the nonlinear refractive index change is not excited in the nonlinear waveguides i1.例文帳に追加

また、非線形導波路１１，１２での非線形屈折率変化が励起されていない場合には、クロック光パルスＣｌｋは光出力ポート１７に導かれ、光ＳＲフリップフロップ１０１にセット光パルスＲとして入力される。 - 特許庁

A sequential write address counter 24 generates address data 114, where the address is sequentially increased in response to the input of the clock 102, when the enable signal 108 is logical 1 or where repeating the address generated immediately before the logic reaches logical 0, when the enable signal 108 is logical 0.例文帳に追加

順次書込アドレスカウンタ24はイネーブル信号108 が論理１のときクロック102 の入力に応じて順次アドレスが大きくなり、論理０のとき論理０となる直前に生成したアドレスを繰り返すアドレスデータ114 を生成する。 - 特許庁

Subsequently, third output data obtained without applying a clock to a flip-flop 18 and the second output data are compared, and when they agree with the second input data, even if the internal cell is at its own lowest guaranteed operating voltage, normal operation is decided.例文帳に追加

次に、フリップフロップ１８へのクロックを印加しないで得た第３の出力データと第２の出力データを比較し、第２の入力データと一致するとき、内部セルが自身の最低保証動作電圧でも正常動作と判断する。 - 特許庁

The present invention comprises: a differential input transistor to which a differential input clock signal is applied; an analog control transistor unit whose one terminal is connected to a power supply terminal for adjusting fine delay amount in response to analog control voltages; and a digital control transistor unit connected between the analog control transistor unit and the differential input transistor for adjusting coarse delay amount in response to a digital code.例文帳に追加

本発明は、差動入力クロック信号が印加される差動入力トランジスタと、電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部とを備える。 - 特許庁

A codec interface unit is configured to have a cable equalizer 6 for detecting a signal inputted from a serial data input unit 4, a cable equalizer 7 for detecting a signal inputted from a clock signal input unit 5, a synchronous bite detection means for detecting synchronous byte from data inputted from the serial data input unit 4, and a control unit 12 provided with determination means for determining the codec interface scheme.例文帳に追加

コーデックのインタフェース部を、シリアルデータ入力部４から入力される信号を検出するケーブルイコライザ６と、クロック信号入力部５から入力される信号を検出するケーブルイコライザ７と、シリアルデータ入力部４から入力されたデータ信号から同期バイトを検出する同期バイト検出手段およびコーデックインタフェース方式を判定する判定手段を備える制御部１２とを有して構成する。 - 特許庁

This circuit is composed of an inspection pulse generating circuit 10 for inputting a test signal and outputting an oscillation signal, and data selector circuits 31-35 for blocking inputs of a data input signal of an external input signal, a scanning mode control signal, a scan input signal and a scan clock signal by the test signal to output a CLK signal of the oscillation signal and an ROUT signal to a campus circuit 20.例文帳に追加

テスト信号を入力して発振信号を出力する検査用パルス発生回路１０と、テスト信号によって、外部入力信号であるデータ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号の入力を遮断し、代わりに発振信号であるＣＬＫ信号およびＲＯＵＴ信号をスキャンパス回路２０に出力するデータセレクタ回路３１〜３５とで構成する。 - 特許庁

This asynchronous bus interface 104 is provided with an input part for inputting the frequency information of the clock of a synchronous device 102 operating synchronously with a clock CK and a signal generating part for, when inputting a first access signal from the synchronous device to an asynchronous device 106, generating a second access signal based on the first access signal, and for outputting it to the asynchronous device.例文帳に追加

クロック（ＣＫ）に同期して動作する同期デバイス（１０２）のクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイス（１０６）への第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェース（１０４）が提供される。 - 特許庁

Of SCAN test circuits implementing scan test in semiconductor integrated circuits, the SCAN test circuit is characterized by generating scan cell enable signal of a plurality of timings from a scan enable external input signal and controlling formation of a launch clock and a capture clock for detecting delay failure from real operation speed based on the scan cell enable signal of the plurality of timings.例文帳に追加

半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。 - 特許庁

Two internal clocks clk and/clk being generated by an internal clock generation part are supplied to internal and synchronization clock input parts 60 and 61 to adjust timing, thus generating clocks n01 and n02 for latching timing.例文帳に追加

本発明は、入力バッファ回路を１つの入力信号に対して２系統または複数系統の構成にし、供給されるクロックから集積回路装置内部で分周して相補の内部クロックまたは複数の内部クロックを生成し、２系統のまたは複数系統の入力バッファによって、相補クロックに同期してまたは複数クロックに同期して入力信号を取り込み、ラッチすることを特徴とする。 - 特許庁

A double speed FIFO 15 outputs video signal data at frame rate twice as high as that of the input video signal by sequentially writing video signals for one line from an LM circuit 14 by synchronizing with a period twice as high as that of a dot clock MCLK of a liquid crystal device 17 and reading the written video signals in a writing order by synchronizing with the dot clock MCLK thereafter.例文帳に追加

倍速ＦＩＦＯ１５は、液晶デバイス１７のドットクロックＭＣＬＫの２倍の周期に同期してＬＭ回路１４からの１ライン分の映像信号を順次に書き込み、その後書き込んだ映像信号をドットクロックＭＣＬＫに同期して書き込み順に読み出すことにより、入力映像信号の２倍のフレームレートの映像信号データを出力する。 - 特許庁

The television signal processing apparatus 200 for receiving the input of the composite video signal from the television signal receiver 100 includes: a PLL circuit 32 for generating a clock signal synchronously with a synchronizing signal on the basis of a phase difference between the synchronizing signal separated from the composite video signal and a frequency-divided system clock; and a video signal adjustment section for adjusting the video signal separated from the composite video signal.例文帳に追加

テレビジョン信号受信装置からコンポジット映像信号の入力を受けるテレビジョン信号処理装置であって，前記コンポジット映像信号から分離された同期信号との位相差に基づき，前記同期信号に同期した前記クロック信号を生成するＰＬＬ回路と，前記コンポジット映像信号から分離された映像信号を調整する映像信号調整部とを有する。 - 特許庁

An adder circuit adds the input signal Vin to a ramp calibration signal Vcal by inputting, to the sample/hold amplifier 10, the ramp calibration signal Vcal generated to have a frequency identical to that of a sampling clock signal and a predetermined gradient based on the sampling clock signal through calibrating capacitors Ccal having capacitance smaller than the capacitance of the sampling capacitor Cs.例文帳に追加

加算回路は、サンプリングクロック信号に基づいてサンプリングクロック信号と同一の周波数及び所定の勾配を有するように発生されたランプ較正信号Ｖｃａｌを、サンプリングキャパシタＣｓの容量よりも小さい容量を有する較正用キャパシタＣｃａｌを介してサンプルホールド増幅器１０に入力することにより、入力信号Ｖｉｎとランプ較正信号Ｖｃａｌを加算する。 - 特許庁

A delay indicated value calculating circuit 101 obtains a delay indicated value which is obtained by cumulatively adding M-N in every cycle of the input clock signal and generated by subtracting N from K when the delay indicated value K exceeds N, and increases or decreases the delay indicated value K according to a phase adjustment signal 30 showing phase control over the output clock signal.例文帳に追加

遅延指示値算出回路１０１により、入力クロック信号のサイクルごとにＭ−Ｎを累積的に加算した値からなる遅延指示値Ｋであって、かつ遅延指示値ＫがＮ以上となった場合にはＫからＮを減算した値となる遅延指示値Ｋを求め、出力クロック信号に対する位相制御を示す位相調整信号３０に応じて遅延指示値Ｋの値を増減する。 - 特許庁