「input clock」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

The 2-input 2-output clocked CMOPS inverter is an inverter where P-MOS and N-MOS transistors(TRs) 23, 24 that are simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other are connected between two bias sources and a circuit consisting of parallel connection of CMOS inverters 21, 22.例文帳に追加

この２入力２出力クロックドＣＭＯＳインバータは、互いに逆相関係にあるクロックパルスにより同時にＯＮ／ＯＦＦするＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタ２３，２４を、それぞれ、ＣＭＯＳインバータ２１，２２を並列接続してなる回路と２つのバイアス源との間に、接続してなるインバータである。 - 特許庁

When there is the electronic circuit element, a first electronic circuit element having the same setup time as the electronic circuit element and operating in response to a signal which the identical phase with a clock signal to be input to the electronic circuit element is generated, and a new library including the hard macro core library and the first electronic circuit element is generated.例文帳に追加

前記電子回路素子がある時に、前記電子回路素子と同一なセットアップタイムを有し、電子回路素子に入力されるクロック信号と同一の位相を有する信号に応答して動作する第１電子回路素子が生成され、ハードマクロコアライブラリと第１電子回路素子を含む新しいライブラリが生成される。 - 特許庁

The printer calculates timing for generating image data for outputting and timings capable of printing (S13 to S16) when the image data are input (S12), generates the image data for outputting by altering the frequency of a clock so as to correspond to timings when the printing can be done (S17, S18) and prints (S19).例文帳に追加

プリンターは、画像データを入力されると（Ｓ１２）、出力用の画像データの生成のタイミングおよび印刷が可能となるタイミングを算出し（Ｓ１３〜Ｓ１６）、印刷が可能となるタイミングに合うように、クロックの周波数を変更して出力用の画像データを生成し（Ｓ１７、Ｓ１８）、印刷を行なう（Ｓ１９）。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

When a phase shift of the reproduced signal relative to a channel clock is to be evaluated, based on a difference between an output from a waveform equalization circuit to equalize an input reproduced signal to a predetermined target equalization characteristic and the target equalization characteristic, a group delay characteristic with respect to the frequency of the waveform equalization circuit is fixed.例文帳に追加

入力された再生信号を所定の目標等化特性に等化する波形等化回路の出力と、該目標等化特性との差分から、前記再生信号のチャネルクロックに対する位相ずれを評価する際に、該波形等化回路の周波数に対する群遅延特性を一定とする。 - 特許庁

A CPU 1 enables an SDRAM 2, which is for operating a common BOOT program 31 of a ROM 3, to operate by means of an SDRAM controller 11 and an operational frequency setting controller 12 based on RAM size information and an input clock frequency value which are both acquired in an IN order of an IN order circuit group 4.例文帳に追加

ＣＰＵ１は、ＳＤＲＡＭコントローラ１１と動作周波数設定コントローラ１２により、ＩＮオーダー用回路群４のＩＮオーダーで取得するＲＡＭサイズ情報と入力クロック周波数値を元にしてＲＯＭ３の共通ＢＯＯＴプログラム３１が動作するためのＳＤＲＡＭ２を動作可能とする。 - 特許庁

Also, when the phase of an output signal of an EXOR circuit 41 does not coincide with the phase of a signal inputted from an input terminal 382 being in-phase with the clock original signal, the subsequent phases of both of them are made to coincide with each other by forcibly setting the 'L' level to the D terminal of a 2nd D-FF43.例文帳に追加

また、ＥＸＯＲ回路４１の出力信号と、クロック原信号と同相となる入力端子３８_2から入力される信号との位相が一致しない場合、第２のＤ−ＦＦ４３のＤ端子に強制的に“Ｌ”レベルを設定させることで、これ以降両者の位相が合うようにしている。 - 特許庁

In the frequency correction circuit 5, a counter 10 generates a signal of a frequency fa by frequency division by 1/i (an integer of i;2 or more) of an input clock signal CK of a frequency fi, and outputs a frequency division signal Da by correcting the number of pulses of the signal of the frequency fa by a correction signal Scp.例文帳に追加

周波数補正回路５において、カウンタ１０は、入力される周波数ｆｉのクロック信号ＣＫを１／ｉ（但し、ｉ；２以上の整数）分周することにより周波数ｆａの信号を生成し、且つ、補正信号Ｓｃｐによりその周波数ｆａの信号のパルス数を補正して分周信号Ｄａを出力する。 - 特許庁

A speed detector 6 detects the reading speed of the information signal by an input from a voltage control oscillator 5 and gain corresponding to the speed is designated by a gain command unit 7 to change-over the output current of a charge pump 4 so that the loop gain of the clock extracting circuit is made to be the desired operation point.例文帳に追加

速度検出器６で電圧制御発振器５からの入力により情報信号の読み取り速度を検出し、その速度に応じたゲインをゲイン指令器７で指定してチャージポンプ４の出力電流を切り替えることによって、自動的にクロック抽出回路のループゲインが所望の動作点になるよう構成する。 - 特許庁

Thus, since the input voltage of a VCO inside the clock reproduction circuit 103 is held at the same potential as the one at the time of the reception even during the transmission, the pull-in time of a PLL at the time of the reception can be shortened and as a result, the preamble period at the head of reception data is reduced.例文帳に追加

これにより送信中もクロック再生回路１０３の内部のＶＣＯの入力電圧が受信時と同じ電位に保持されているため、受信時のＰＬＬの引き込み時間を短縮することが可能となり、その結果、受信データの先頭のプリアンブル期間を減少させることができる。 - 特許庁

By controlling the number and the timing of clock signals to be input to the electronic shutter vertical shift register circuits A20, B21, a reduction ratio in "thinning", the average number of pixels in "pixel averaging" and a range of segmentation in "segmentation" are freely changed only by preparing the two electronic shutter vertical shift register circuits A20, B21.例文帳に追加

この電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１に入力するクロック信号の数およびタイミングを制御することにより、２個の電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１を用意するのみで、“間引き”時の縮小率、“画素平均”時の平均画素数、および、“切り出し”時の切り出しの範囲を自由に変更できる。 - 特許庁

A recording stream generator 17 generates a recording data block stream RDBS synchronized with the phase of a recording clock RCK from input recorded data RD, and a data phase signal RDPR indicating the phase of a data unit for each predetermined data unit constituting the recorded data block stream RDBS.例文帳に追加

記録ストリーム生成器１７は、入力された記録データＲＤから記録クロックＲＣＫの位相に同期した記録データブロックストリームＲＤＢＳを生成し、更に記録データブロックストリームＲＤＢＳを構成する所定データユニット毎に、該データユニットの位相を示すデータ位相信号ＲＤＰＲを生成する。 - 特許庁

This active matrix type display device and a projection type display device has such a constitution that a video signal line 7 and a clock signal line 13 in a source driving circuit 5 can input signals from both sides of a signal line 2 side of the first arrangement position and a signal line 2 side of the last arrangement position.例文帳に追加

本発明に係るアクティブマトリクス型表示装置および投射型表示装置においては、映像信号線７およびソース駆動回路５内のクロック信号線１３が、最初の配設位置の信号線２側と最後の配設位置の信号線２側の両方から信号を入力できる構成となっている。 - 特許庁

The switching control circuit 30 latches a selection signal ISEL for controlling the switching operation of the internal selector circuit 20 in the start timing of a period when the input clock signals ICLKA and ICLKB to the internal selector circuit 20 are both turned into an H level, and always instructs switching to the internal selector circuit 20 in the start timing.例文帳に追加

切り替え制御回路３０は、内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチし、内部セレクタ回路２０には常にこの開始タイミングで切り替えが指示される。 - 特許庁

When Nsamp is a total number during the determination period of a sampling clock measuring the run length, the effectiveness determination part 103 determines whether the input signal is effective or not by a ratio of a total frequency during the determination period to Nsamp/2 or by a ratio of a class value 1 frequency during the determination period to Nsamp/4.例文帳に追加

有効性判定部１０３は、ランレングスを測定するサンプリングクロックの判定期間中の総数をＮｓａｍｐとしたとき、判定期間中の総度数とＮｓａｍｐ／２との比、あるいは判定期間中の階級値１の度数とＮｓａｍｐ／４との比により、入力信号が有効か否かを判定する。 - 特許庁

By a delay (a'+b'+c'+d' or e') given to the feedback clock signal by an input buffer 112 and a DLL delay circuit 113 installed in a feedback path, a delay (a+b+c+d or e) given to a data strobe signal DSQ inputted to the memory control LSI 1 is compensated.例文帳に追加

引き戻し経路に配設された入力バッファ１１２およびＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる遅延（ａ’＋ｂ’＋ｃ’＋ｄ’またはｅ’）により、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳに与えられる遅延（ａ＋ｂ＋ｃ＋ｄまたはｅ）が補償される。 - 特許庁

A frequency control block 31 controls the frequency of a read clock signal RCK being a reference for generating the horizontal synchronizing and vertical synchronizing signals so that a phase difference between a vertical synchronizing signal VDin of the input image signal SVin and a vertical synchronizing signal VDout of the output image signal SVout can be eliminated.例文帳に追加

水平及び垂直同期信号の生成の基準となる読出クロック信号ＲＣＫの周波数を、周波数制御ブロック３１によって入力画像信号ＳＶinの垂直同期信号ＶＤinと出力画像信号ＳＶoutの垂直同期信号ＶＤoutとの位相差が無くなるように制御する。 - 特許庁

In a counting period having a prescribed wave number of an input signal Cin, weighting on counting is varied, depending on initial, final and other stages of the count period, so that the frequency-measuring circuit obtains the same result as that obtained from counting of the reference clock, by shifting count periods of plural frequency-measuring units.例文帳に追加

入力信号Cinの所定波数を有するカウント期間において、カウントする重み付けをカウント期間の初期と終期、およびその他の時期とで変化させることにより、複数の周波数測定ユニットのカウント期間をずらして基準クロックをカウントするのと同じ結果を得る周波数測定回路である。 - 特許庁

To generate a clock signal without damaging noise immunity in a high-frequency region when this semiconductor integrated circuit is applied to a VCO in a PLL, by suppressing the change quantity of the delay in a differential voltage-controlled delay cell against the change quantity of the control voltage input to a bias circuit which supplies bias voltages to the differential voltage-controlled delay cell.例文帳に追加

差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することにより、PLL のVCO に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成する。 - 特許庁

To be able to create a power on reset signal in a suitable timing by only setting to input clocks after, for example, power source voltage reaches the maximum value in rising of the power source without considering a time constant of a RC circuit, and to make initial polarity setting of the clock controlling the power on reset signal unnecessary.例文帳に追加

ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、適切なタイミングでパワーオンリセット信号を生成でき、パワーオンリセット信号を制御するクロックの初期の極性設定を不要とする。 - 特許庁

Actually, under the clock signal ϕ2, input-side switches S1-0 to S1-2^n-1 of divided electrostatic capacitors Csd0-Csd2^n-1 are changed over to either a high voltage reference voltage VT1 or a low voltage reference voltage VB1, thereby regulating the amount of charges to be transferred to the electrostatic capacitor Cs0.例文帳に追加

実際には、クロック信号φ２の時に分割された静電容量素子Ｃｓｄ０〜Ｃｓｄ２^n −１の入力側のスイッチＳ１−０〜Ｓ１−２^n −１を高電圧参照電圧ＶＴ１、または低電圧参照電圧ＶＢ１のいずれかに切り替えることで、静電容量素子Ｃｓ０への電荷転送量を調整している。 - 特許庁

A display control circuit 200 has an operational state checking part 24 for determining the operational state of the driver based on a start pulse signal SP, a clock signal CK, and a signal OUT output from an output terminal of a shift register in the driver, and a reset signal output part 27 for providing a reset input to the driver.例文帳に追加

表示制御回路２００に、スタートパルス信号ＳＰおよびクロック信号ＣＫとドライバ内のシフトレジスタの出力端から出力される信号ＯＵＴとに基づいてドライバの動作状態を判定する動作状態検査部２４と、ドライバにリセット入力を与えるためのリセット信号出力部２７とを備える。 - 特許庁

The pre-processing scaler part 30 comprises at least a clock rate conversion part and a pixel reduction part, and switches a pixel reduction ratio according to input or a display signal according to a signal from a ratio control part which controls the pixel reduction ratio from the inside or outside of the pre-processing scaler part.例文帳に追加

スケーラ部１１よりも前段に、前処理スケーラ部３０を備え、前処理スケーラ部３０は少なくともクロックレート変換部と画素削減部とを含み、画素削減比率を前処理スケーラ部の内部或いは外部から制御する比率制御部からの信号に応じて入力や表示信号に応じて画素削減比率を切り替える。 - 特許庁

The flip-flop circuit is provided with a first latching circuit equipped with first and second logic gates for commonly inputting a clock signal to each of first input terminals and a second latching circuit for latching a signal outputted from the output terminal of the first logic gate and a signal outputted from the output terminal of the second logic gate.例文帳に追加

フリップフロップ回路は、各々の第１入力端にクロック信号が共通して入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び第１論理ゲートの出力端から出力される信号及び第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備える。 - 特許庁

To provide a single integral type analog/digital converter that uses a low frequency analog/digital conversion clock in order to monitor and measure an integral value of battery charging/discharging currents with low power consumption and extended dynamic range and measures an integral value even from a bipolar input current.例文帳に追加

バッテリーの充放電電流の積算値を監視、計測するために、低周波のＡ／Ｄ変換用クロックを使用しながら低消費電力化を図り且つダイナミックレンジを拡大するとともに、正負極性の入力電流に対しても一台の積分型Ａ／Ｄコンバータで積算値の計測を行うこと。 - 特許庁

Since the reference clock signal 3 is low frequency, when the oscillated frequency of a voltage control oscillator 12 reaches the minimum of the input voltage to the oscillated frequency characteristics, a selection signal 7 is outputted by a frequency detector circuit 9 so that a selector circuit 8 may select a signal from flip-flop circuit 4.例文帳に追加

基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。 - 特許庁

Timing adjustment using the clock signal as a reference is executed in a signal path of the reset signal based on a set-up time and a holding time of the reset signal specified to the reset input terminal of the circuit block (step S30), in supervising hierarchical design for designing the whole of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の全体を設計する上位階層設計において、回路ブロックのリセット入力端子にそれぞれ規定されるリセット信号のセットアップ時間およびホールド時間に基づいて、リセット信号の信号パスに対してクロック信号を基準としたタイミング調整を実施する（ステップＳ３０）。 - 特許庁

A memory interface circuit which controls memory devices which perform input/output of data by a data strobe signal is provided with; selector groups 604 which choose data strobe signals inputted at the time of data input by a DQS_SEL signal which specifies the number of data strobe signals over data; and flip-flop circuit groups 504 which perform capturing of data by using data strobe signal chosen by this selector group 604 as a clock.例文帳に追加

データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース回路において、データに対するデータストローブ信号の本数を指定するＤＱＳ＿ＳＥＬ信号により、データ入力時に入力するデータストローブ信号を選択するセレクタ群６０４と、このセレクタ群６０４によって選択されたデータストローブ信号をクロックとしてデータの取り込み処理を行うフリップフロップ回路群５０４とを備える。 - 特許庁

A semiconductor integrated circuit includes an inspection circuit including: an exclusive OR circuit which receives an input-side signal to and an output-side signal from an inspection target part of the semiconductor integrated circuit; a first multiplexer which receives an output signal of the exclusive OR circuit and a clock signal; and a flip flop which stores a value indicated by an input signal synchronously with an output signal of the first multiplexer and outputs the stored value.例文帳に追加

半導体集積回路は、当該半導体集積回路の被検査箇所への入力側の信号と出力側の信号とを入力とする排他論理和回路と、前記排他論理和回路の出力信号とクロック信号とを入力とする第一のマルチプレクサと、前記第一のマルチプレクサの出力信号に同期させて入力信号が示す値を記憶し、記憶している値を出力するフリップフロップとを含む検査用回路を有する。 - 特許庁

A flip-flop having a function for shifting normal input data to output and a function for setting a value to be outputted fixedly and outputting the set values cyclically according to a clock is employed in at least a part of a path of logic circuit formed between an external input and an external output and a desired fixed value is outputted to a gate connected with the path thus activating the path.例文帳に追加

通常の入力データを出力にシフトする機能と共に、固定的に出力させたい値を設定でき、且つこの設定値をクロックに従って循環的に出力する機能を持ったフリップフロップを、外部入力から外部出力の間に形成された論理回路によるパスの少なくとも一部に用いることにより、所望の固定値を前記パスに接続されるゲートなどに出力して前記パスの活性化を図る。 - 特許庁

This signal detecting circuit for the magnetic sensor includes: a differential amplifier 33 input with an output voltage from a detecting coil 113 of the magnetic sensor 11; a hysteresis comparator 34 input with an output from the differential amplifier 33; and a counter 35 for counting the pulse number of a clock between respective outputs of two adjacent spikelike voltages included in the output voltage, based on a digital signal output from the hysteresis comparator 34.例文帳に追加

磁気センサ１１の検出コイル１１３の出力電圧が入力される差動増幅器３３と、差動増幅器３３の出力が入力されるヒステリシスコンパレータ３４と、ヒステリシスコンパレータ３４から出力されるデジタル信号に基づいて、出力電圧に含まれる隣接する２つのスパイク状電圧のそれぞれが出力される間におけるクロックのパルス数をカウントするカウンタ３５とを含む磁気センサの信号検出回路を提供する。 - 特許庁

The data input processing circuit 22 mounted in a display side housing 20 outputs a low speed processing signal (first digital signal) synchronized with a clock signal inputted from a controller mounted in a housing 10, and one high speed processing signal selected from a plurality of high speed processing signals (second digital signals) asynchronous with the clock signal and inputted by digital through, to a controller by time sharing.例文帳に追加

筐体１０に実装されるコントローラから入力されるクロック信号に同期させた信号である低速処理信号（第１のデジタル信号）と、前記クロック信号に非同期の信号である複数の高速処理信号（第２のデジタル信号）のうちから一の前記高速処理信号を選択し、選択した前記高速処理信号のデジタルスルーによる信号とを、時分割多重により前記コントローラに出力する、表示側筐体２０に実装されるデータ入力処理回路２２から構成される。 - 特許庁

This radio monitoring device comprises a microprocessor having an input port for reading the input contact information voltage inputted by a signal from a monitored system, a crystal oscillator for giving correct clock to the microprocessor, a control output relay controlled by a control program accumulated inside of the microprocessor, and a contact of the control output relay connected to a power source circuit of the radio monitoring device controlled by the control output relay.例文帳に追加

被監視システムからの信号によって入力された入力接点情報電圧を読み込むための入力ポートを持ったマイクロプロセッサと、該マイクロプロセッサに正確なクロックを与えるための水晶発振器と、前記マイクロプロセッサ内部に蓄積してある制御プログラムによって制御される制御出力リレーと、該制御出力リレーによって制御される無線監視装置に有する電源回路に接続された制御出力リレーの接点を備えたものである。 - 特許庁

When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.例文帳に追加

このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁

The data output device which clocks are input to and outputs data has a plurality of delay means which are connected in a plurality of steps, a delay amount selection means for selecting either of a different number of clocks that pass the delay means, and a data output means for outputting data corresponding to the selected clock.例文帳に追加

クロックを入力し、データを出力するデータ出力装置であって、多段に接続された複数の遅延手段と、前記遅延手段を通る個数の異なるクロックのうちいずれかのクロックを選択する遅延量選択手段と、前記選択されたクロックに合わせてデータを出力するデータ出力手段とを備えること特徴とするデータ出力装置。 - 特許庁

Idle circuits 108-1, 108-2, depending on an idle operation completion signal 113, control a data input state to the integrated circuit in an idle state of holding a previous value or the previous value being reversed, until a time point that the power supply voltage stabilization determination circuit detects a state that the power supply voltage is stabilized from a start time point of clock control timing.例文帳に追加

アイドル回路１０８−１、１０８−２は、アイドル動作完了信号１１３に基づいて、クロック制御タイミングの開始時点から電源電圧安定化判定回路が電源電圧が安定する状態を検出する時点まで、集積回路へのデータ入力状態を前値保持又は前値反転のアイドル状態に制御する。 - 特許庁

An A/D converter is used which is provided with a reference voltage generating means for generating a plurality of reference voltages, a differential amplifying means for amplifying a voltage difference between each of the plurality of reference voltages and an input signal voltage and generating a plurality of output voltage sets, and an operating means for receiving the plurality of output voltage sets and operating according to a clock signal.例文帳に追加

複数の参照電圧を生成する参照電圧生成手段と、複数の参照電圧の各々と入力信号電圧との電圧差を増幅し、複数の出力電圧セットを生成する差動増幅手段と、複数の出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備えるＡ／Ｄ変換器を用いる。 - 特許庁

Thereby when an input data signal is shifted from low to high, a first source-follower 20 biased so that the convergence value of the output voltage becomes prescribed high voltage and a second source-follower 23 biased so that the convergence value becomes the same high voltage after one-clock period are used and these two source-follower parts 20, 23 are operated in suitable timing.例文帳に追加

そこで、入力データ信号がＬｏｗからＨｉへ遷移した際に、出力電圧の収束値が所定のＨｉ電圧となるようバイアスされた第１のソースフォロワ２０と、１クロック周期の後に同Ｈｉ電圧となるようバイアスされた第２のソースフォロワ２３とを用い、これら２つのソースフォロワ２０，２３を適切なタイミングで動作させる。 - 特許庁

A CPU 1 capable of parallel arithmetic processing by using plural executing parts (EX0-EX3) by decoding read instructions stops the operation clock signal of any executing part in a non-operational state, and inhibits any data input or output when the number of arithmetic processing to be executed in parallel is smaller than the number of executing parts at the time of operating the parallel arithmetic processing.例文帳に追加

読み込んだ命令を解読し複数の実行部（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ（１）は、並列演算処理を行なう場合に、実行部の数より、並列実行すべき演算処理が少ないとき、動作しない実行部の動作クロック信号を停止すると共にデータ入出力などを禁止する。 - 特許庁

A lithium niobate (LiNbO_3) optical waveguide 108 having a domain-inverted structure is used as a nonlinear optical switch and glass waveguides 105 and 110 are joined with an input/output end of the optical waveguide 108 to realize functions of receiving, branching, and coupling signal light and clock light needed for modulation and multiplexing and making timing adjustments.例文帳に追加

非線形光学スイッチとしてドメイン反転構造を有するニオブ酸リチウム（ＬｉＮｂＯ_３）光導波路１０８を用い、この光導波路１０８の入出力端にガラス導波路１０５，１１０を接合して変調・多重に必要とされる信号光およびクロック光の入射、分岐、結合ならびにタイミング調整の機能を実現する。 - 特許庁

A control is implemented so as to change the time in the timing means by the input time amount and collectively transmit the changed time to the slave clock.例文帳に追加

親時計はＧＰＳ受信手段で受信したＧＰＳ衛星からの正確な時刻により計時手段を正確な時刻に修正し、船の移動による時差の変更で時刻変更が必要になった場合、入力手段から変更を行う時間値を入力し、入力された時間値の分だけ計時手段の時刻を変更し子時計に向け一斉送信する制御を行う。 - 特許庁

When an investigation object variable (signal or register) 111, a clock signal name 112 and an RTL source code 113 for defining/referring to the variable and the name are inputted to a verification support device 100 as an input value 110, the verification support device 100 outputs a delay cycle number 121 related to the investigation object variable 111 as an output value 120.例文帳に追加

検証支援装置１００によって、入力値１１０として調査対象変数（信号やレジスタ）１１１およびクロック信号名１１２と、それらを定義・参照しているＲＴＬのソースコード１１３が入力されると、調査対象変数１１１についての遅延サイクル数１２１を出力値１２０として出力する。 - 特許庁

To provide a characteristic impedance measuring system and its measuring method which can input a step pulse from a step pulse generator to an object to be measured, and reduce the difference from the characteristic impedance of the object to be measured caused by a measuring frequency of the characteristic impedance measured by using a clock pulse generator and calculated.例文帳に追加

ステップパルスジェネレーターからステップパルスを被測定物に入射し、特性インピーダンスを測定する特性インピーダンス測定装置において、クロックパルスジェネレーターを用いて測定して算出した特性インピーダンスが、被測定物の特性インピーダンスとの測定周波数に起因する差異を減少できる、特性インピーダンス測定装置およびその測定方法を提供する。 - 特許庁

Each of the arithmetic processing circuits 2, 3 outputs data Da, Db to the other arithmetic processing circuits 3, 2 in synchronization with the clock signal CLK0 upon input of the time-up signals TUPa, TUPb, mutually collates data DATAa, DATAb and outputs alternate signals CMPa, CMPb indicating the collated results to a collation circuit 4.例文帳に追加

演算処理回路２，３は、それぞれ、この計時完了信号の入力を契機に、クロック信号ＣＬＫ０に同期してデータＤａ，Ｄｂを他方の演算処理回路３，２に出力して、データＤＡＴＡａ，ＤＡＴＡｂを互いに照合し、その照合結果を示す交番信号ＣＭＰａ，ＣＭＰｂを照合回路４に出力する。 - 特許庁

The delay circuit is provided which includes: a delay unit configured to receive a clock signal, delay an input signal sequentially by a predetermined time interval, and output a plurality of first delayed signals; and an option unit configured to select one of the plurality of first delayed signals based on one or more select signals, and output a second delayed signal.例文帳に追加

クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、一つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路を提供する。 - 特許庁