「input clock」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

The phase of a signal corresponding to a delay of an input signal is compared with the phase of a signal corresponding to a sampling of the input signal, and the oscillation frequency of an oscillation means is controlled by a voltage generated according to the phase comparison result to obtain a synchronous clock from the oscillation means.例文帳に追加

入力信号を遅延した信号の位相と該入力信号をサンプリングした信号の位相とを比較し、該位相比較結果に応じて発生させた電圧により発振手段の発振周波数を制御し、その発振手段から同期クロックを得る。 - 特許庁

Further, the delay amounts of each of combination circuits 23, 24 are measured by setting a first input terminal 19A of the selector switch 19 to selection state, a second input terminal 20B of the selector switch 20 to selection state, and by transitioning the phase of the test clock TCK.例文帳に追加

また、切替スイッチ１９は第１入力端子１９Ａを選択状態、切替スイッチ２０は第２入力端子２０Ｂを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路２３、２４のそれぞれの遅延量を測定する。 - 特許庁

Thus, at the time of reading the data, since the time when a bit line pair is connected to an input-output line pair becomes longer and the voltage difference of the bit line pair is sufficiently transferred to the input-output line pair, data are read out correctly synchronously with the high-speed clock signal.例文帳に追加

従って、データ読み出し時に、ビット線対と入出力線対との接続される時間が長くなり、ビット線対の電圧差が入出力線対に十分に伝達されるので、高速なクロック信号に同期してデータを正確に読み出すことができる。 - 特許庁

In the method, the first time delay of a clock signal CLK from the logic section to the control input of a precharge device 84, and the second time delay of a logic signal from the logic section to the control input of an output device 88 are determined.例文帳に追加

この方法では、論理区画からプリチャージ・デバイス８４の制御入力へのクロック信号ＣＬＫの第１の時間遅延７０（Ｄ３）、および論理区画から出力デバイス８８の制御入力への論理信号の第２の時間遅延７２（Ｄ１）が決定される。 - 特許庁

The latch circuit 10 executes a latch operation for inputting one bit data by the data input part 3 when a clock input line CK is in a high level and executes a hold-operation for holding one bit data by the data holding part 2 when CK is in a low level.例文帳に追加

ラッチ回路１０は、クロック入力ラインＣＫがハイレベルの際に、データ入力部３が１ｂｉｔのデータを入力するラッチ動作を行い、クロック入力ラインＣＫがロウレベルの際に、データ保持部２が１ｂｉｔのデータを保持するホールド動作を行う。 - 特許庁

By a selector 18, when S12<S14, the input data D_IN(N-1) one clock before becomes present output data D_OUT(N), and when S12≥S14, the input data D_IN(N-2) two clocks before becomes the present output data D_OUT(N).例文帳に追加

セレクタ１８によって、Ｓ１２＜Ｓ１４のときには１クロック前の入力データＤ＿ＩＮ（Ｎ−１）が現在の出力データＤ＿ＯＵＴ（Ｎ）となり、Ｓ１２≧Ｓ１４のときには２クロック前の入力データＤ＿ＩＮ（Ｎ−２）が現在の出力データＤ＿ＯＵＴ（Ｎ）となる。 - 特許庁

When image data LD1 to LD8 of the line buffer 2209 are determined in this way, combination circuit can decide the whole input signals up to an input signal of the code decision circuit 2204, and the final encoded data CODE1 to CODE8 can be obtained in one clock.例文帳に追加

このようにラインバッファ２２０９の画像データＬＤ１〜ＬＤ８が確定するとコード決定回路２２０４の入力信号までの全てが組合わせ回路で決定することができ、１クロックで最終的な符号化データＣＯＤＥ１〜ＣＯＤＥ８を得ることができる。 - 特許庁

An input signal change detection unit 20 inputs an input signal Si, having a duty ratio of about 50% and frequency F and outputs a change point detection signal PR/SH, each time the change point thereof is detected, and a frequency multiplication unit 40 has an N-stage shift register to which a clock signal having a frequency 2×N×F (N: an even integer ≥2) is input.例文帳に追加

入力信号変化検出部２０はデューティ比約５０％で周波数Ｆの入力信号Ｓｉを入力してその変化点を検出する毎に変化点検出信号ＰＲ／ＳＨを出力し、周波数逓倍部４０は周波数２×Ｎ×Ｆのクロック信号（Ｎは２以上の偶数の整数）が入力されたＮ段のシフトレジスタを有する。 - 特許庁

Clocks that are shifted by one bit each in a light input data signal with a frequency being 1/n of a bit rate of the signal received by the photodiode 11 are fed to clock input terminals 7(1)-7(n) of the mobiles 6(1)-6(n) to separate and extract multi-channel low speed electric signals from the light input data signal of one channel.例文帳に追加

フォトダイオード１１に入力する光入力データ信号のビットレートの1/nの周波数で同光入力データ信号の１ビットずつずれたクロックを、各モービル６(1)〜６(n)のクロック入力端子７(1)〜７(n)に印加して、１チャネルの光入力データ信号から多チャネルの低速化した電気信号を各出力端子８(1)〜８(n)より分離抽出する。 - 特許庁

The input stage differential amplification sections are in a folded cascade connection configuration, and inverted signals and non-inverted signals at input sides and output sides of the input stage differential amplification sections are alternately changed over in a time division manner, respectively by switches SW1-SW8 that are operated by chopping clock signals CK, CKB.例文帳に追加

入力段差動増幅部は、フォールデッドカスコード接続構成であって、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号ＣＫ、ＣＫＢによって動作するスイッチＳＷ１〜ＳＷ８で、それぞれ時分割に交互に切り換える。 - 特許庁

A transfer gate circuit 50 for controlling the input/output of an input pulse signal, a latch circuit 60 for holding a pulse signal input via the transfer gate circuit 50 for a fixed period, and an output circuit 70 for outputting the pulse signal output from the latch circuit 60 as a driving clock are formed by using a complementary circuit technology.例文帳に追加

入力パルス信号の入出力を制御するトランスファーゲート回路５０、トランスファーゲート回路５０を経由して入力されるパルス信号を一定期間保持するラッチ回路６０、およびラッチ回路６０から出力されるパルス信号を駆動クロックとして出力する出力回路７０を相補性回路技術を用いて形成しておく。 - 特許庁

A signal converting circuit 6 converts an input signal of a measurement object into a pulse signal with a pulse width corresponding to a period of the input signal, a first timer 50a counts the pulse width using a timer period generated on the basis of the reference frequency generated by the clock device 7, and a microcomputer 50 calculates the period of the input signal using the count value.例文帳に追加

信号変換回路６は計測対象の入力信号の周期に応じたパルス幅のパルス信号に変換し、このパルス幅を第１のタイマ５０ａはクロック装置７で発生した基準周波数に基づいて生成したタイマ周期を用いてカウントし、マイコン５０はこのカウント値を用いて入力信号の周期を算出する。 - 特許庁

Outputs of phase decision input circuits 28_2 and 30_2 having input outputs of phase decision registers 18_1 and 18_2 in synchronism with an exchanging clock are input to first and second memory read-on generating circuits 34_1 and 34_2 as the source signal generating means for memory read enable signals of first and second memories 26_1 and 26_2.例文帳に追加

位相判定レジスタ１８＿１及び１８＿２の出力を、乗せ換えクロックに同期して取り込んだ位相判定取込回路２８＿２及び３０＿２の出力は、それぞれ、第１のメモリ２６＿１及び第２のメモリ２６＿２のメモリリードイネーブルの元信号生成手段である第１のメモリリードオン生成回路３４＿１及び第２のメモリリードオン生成回路３４＿２に入力される。 - 特許庁

When input is not the first dial key 38 and the clock time of the timer 19 passes time T2 being the second prescribed value, the timer 19 is not reset (S15;NO and S19:YES).例文帳に追加

また、最初のダイヤルキー３８の入力でなく、且つタイマ１９の計時時間が第２所定値である時間Ｔ２を経過している場合は、タイマ１９をリセットしない（Ｓ１５：ＮＯ、Ｓ１９：ＹＥＳ）。 - 特許庁

An analog-to-digital converter 1 converts an input picture signal into digital by using a sampling clock generated from a PLL circuit 7, synchronized with a horizontal synchronizing signal, and setting a frequency dividing ratio N.例文帳に追加

Ａ／Ｄ変換器１は、水平同期信号に同期し、分周比Ｎを設定するサンプリングクロックを発生するＰＬＬ回路７からのサンプリングクロックにより入力映像信号をデジタル変換する。 - 特許庁

To obtain a serial data communication equipment and a communicating method, which use two transmission lines consisting of a unidirectional data output transmission line and data input transmission line and perform transmission and reception in clock synchronization.例文帳に追加

単方向のデータ出力伝送線とデータ入力伝送線とからなる２本の伝送線を使用し、クロック同期で送受信するシリアルデータ通信装置および通信方法を提供する。 - 特許庁

A transmitter side 10 respectively divides input signals D2 and ST2 at an 'H' period and an 'L' period of a clock signal CLK, and multiplexes (selects) divided half-bits.例文帳に追加

送信側１０では、入力信号Ｄ２および入力信号ＳＴ２をクロック信号ＣＬＫの「Ｈ」領域および「Ｌ」領域でそれぞれ分割し、それぞれ分割された半ビットを多重（選択）化する。 - 特許庁

A phase comparator 11 compares the phase between an input reference clock signal CKR and a signal fed back from a frequency divider 14 and delivers an output signal corresponding to the phase difference to a filter section 12.例文帳に追加

位相比較器１１は、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をフィルタ部１２に出力する。 - 特許庁

First and second level shifters LS1 and LS2 which respectively input two kinds of clock signals CK1 and CK2 whose high level periods do not overlap with each other are provided with control transistors N5 and N5 and control lines CL1 and CL2.例文帳に追加

互いにハイレベル期間が重ならない２種類のクロック信号ＣＫ１・ＣＫ２が入力されるレベルシフタＬＳ１・ＬＳ２に、制御用トランジスタＮ５・Ｎ５および制御用配線ＣＬ１・ＣＬ２を設ける。 - 特許庁

A select circuit 4 outputs a signal for selection corresponding to the discharge energy-generating body 1 for printing to an integral circuit 6 on the basis of a select signal S1 input in accordance with a clock signal S2.例文帳に追加

選択回路４は、クロック信号Ｓ２に従って入力される選択信号Ｓ１に基づき、印字用吐出エネルギー発生体１に対応する選択のための信号を統合回路６に出力する。 - 特許庁

To generate a playback optical clock signal of a repetition frequency that coincides with the bit rate frequency of an optical signal from the optical signal without depending upon a state of polarization of an input optical signal with a simpler configuration.例文帳に追加

より単純な構成で、入力光信号の偏光状態に依存することなく、光信号からそのビットレート周波数に一致した繰り返し周波数の再生光クロック信号を生成する。 - 特許庁

To solve such a problem that a calculation amount in transient analysis of a circuit cannot be reduced when a signal always varied at a high speed such as a clock signal is used as an input signal of the circuit.例文帳に追加

クロック信号のように常に高速で変動している信号が回路の入力信号として用いられると、その回路の過渡解析における計算量を軽減することができない。 - 特許庁

Number of frequency division of the comparison input frequency division circuit is switched according to such a number of frequency division control signal as the oscillation frequency signal has a frequency of a predetermined ratio to the first reference frequency clock.例文帳に追加

この比較入力分周回路の分周数を、発振周波数信号が第１基準周波数クロックと一定比率の周波数になるような分周数制御信号にしたがって切り替える。 - 特許庁

When the difference quantity is maximized, it is possible to sample a video signal little influenced by rounding, therefore, it is possible to perform the phase adjustment of the sampling clock without necessity for a specific pattern of an input signal.例文帳に追加

差分量が最大となれば、なまりの影響の少ない映像信号レベルをサンプリングできるため、特定パターンの入力信号を必要とせずにサンプリングクロックの位相調節を実施できる。 - 特許庁

In a second operating mode, a data input-output circuit 1086 converts N pieces of data in parallel which are supplied serially in synchronization with the first internal clock signal to supply write data to selected N pieces of memeory cells.例文帳に追加

同期型半導体記憶装置１０００は、シングルデータレートＳＤＲＡＭ動作モードでは、外部クロック信号ｅｘｔ．ＣＬＫに同期して、入出力バッファ回路１０７２〜１０８２を動作させる。 - 特許庁

Pulse time detecting circuits 21-2N operate with a common clock, and recognize an arrival time when output pulse from each of the X-ray detectors 11-1N is input, respectively (outputs A_1-A_N).例文帳に追加

パルス時刻検出回路２１〜２Ｎは共通のクロックで動作し、それぞれＸ線検出器１１〜１Ｎの出力パルスが入力された到着時刻をそれぞれ認識する（出力Ａ_１〜Ａ_Ｎ）。 - 特許庁

A digital video signal A/D converted by an external ADC 11 is fetched into a video signal input processing circuit 10 and processed to become the signal of a system for display by a system clock SCK.例文帳に追加

外部ＡＤＣ１１でＡ／Ｄ変換したディジタル映像信号を映像信号入力処理回路１０に取り込みシステムクロックＳＣＫにより表示用の方式の信号となるよう処理する。 - 特許庁

Further, even when jitter with an ultra-low frequency is present in an input digital video signal, the memory 7 used for clock synchronization absorbs the jitter to obtain a stable phase adjustment output.例文帳に追加

また、入力デジタル映像信号に超低周波のジッタが存在しても、クロック同期をなすメモリ７により、このジッタを吸収して安定した位相調整出力を得ることが可能となる。 - 特許庁

A processing signal and a standard signal can be input alternatively into a signal processing circuit 40 by switching between a first switch 30 and a second switch 50 according to a clock signal.例文帳に追加

クロック信号に従って第１スイッチ３０および第２スイッチ５０の切り替えを行う構成とすることで、信号処理回路４０に処理信号と基準信号とが交互に入力されるようにする。 - 特許庁

An area detecting part 20 is synchronized with the clock signal CLK and outputs an input area width signal HIN which enters the target area and an output area width signal HOUT which comes out of the target area.例文帳に追加

また、領域検出部２０は、クロック信号ＣＬＫに同期し、注目領域に入る入力領域幅信号ＨＩＮおよび出る出力領域幅信号ＨＯＵＴを出力する。 - 特許庁

A control value output circuit 102 calculates a delay control value 104 corresponding to a delay amount of K/N of a unit delay amount per cycle of the input clock signal based upon the delay indicated value K.例文帳に追加

制御値出力回路１０２により、遅延指示値Ｋに基づいて入力クロック信号の１サイクル当たりの単位遅延量のＫ／Ｎの遅延量に対応する遅延制御値１０４を算出する。 - 特許庁

Meanwhile, during performing playback in CAV, by changing a decimation ratio M of the downconverter according to the input rate, an operation clock of a digital circuit is suppressed not to rise unnecessarily in order to prevent increase of power consumption.例文帳に追加

一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。 - 特許庁

To surely measure jitter of an HF signal by surely locking a PLL clock regeneration circuit provided to a jitter measurement device of one input, even if the HF signal comes from an optical DVD.例文帳に追加

任意のＤＶＤからのＨＦ信号であっても、一入力のジッタ測定装置に具備されるＰＬＬクロック再生回路を確実にロックさせて、ＨＦ信号のジッタを確実に測定する。 - 特許庁

A phase comparator circuit 711 compares the outputted signal with an external input clock CKIN and according to the result, an oscillated frequency of a voltage controlled oscillator(VCO) 713 is controlled.例文帳に追加

位相比較回路７１１は、出力された信号と外部からの入力クロックＣＫＩＮを比較し、その結果から電圧制御発振回路（ＶＣＯ）７１３の発振周波数が制御される。 - 特許庁

Because an analog circuit such as a comparator is not needed to detect the clock and reset signals that are subjected to wired input to the terminals 101 and 102, the switching control of an operation mode is realized only by a digital circuit.例文帳に追加

接続端子１０１，１０２に有線入力されるクロック信号とリセット信号との検出にはコンパレータなどのアナログ回路は不要なので、動作モードの切換制御がデジタル回路のみで実現される。 - 特許庁

PMAs 11, 15 carry out recovery of a clock from a GbE [Gigabit Ethernet (R)] signal received from ports 1, 2, serial/parallel conversion of the signal, and detection of input interruption.例文帳に追加

ＰＭＡ１１，１５はポート１，２から入力されるＧｂＥ［Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）］信号からクロックの再生、信号のシリアル−パラレル変換、及び入力断の検出を行う。 - 特許庁

To provide a title input device which displays title candidates of higher priority levels in accordance with clock information and position information which have been recorded simultaneously with recording of subject person information and an image, when inputting a title.例文帳に追加

タイトル入力を行う場合、被撮影者情報と画像と同時に記録した時計情報と位置情報とから優先順位の高いタイトル候補を表示するタイトル入力装置を提供する。 - 特許庁

A first command obtaining means 12 obtains a first command from the command input means 10 in accordance with a first edge being either of a rise edge or a fall edge of the clock signal.例文帳に追加

第１のコマンド取得手段１２は、クロック信号の立ち上がりエッジまたは立ち下がりエッジの何れかである第１のエッジに応じてコマンド入力手段１０から第１のコマンドを取得する。 - 特許庁

Then, while outputting the summed result of the ADD from an output node OSC_O as a clock signal, the output node OSC_O is fed back to input nodes RO_I1 and RO_I2 of the RO1 and the RO2.例文帳に追加

そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。 - 特許庁

That is this data input circuit synchronizes effectively an internal data signal utilizing internal delay being adjustable when a frequency of the clock signal exceeds the prescribed critical value.例文帳に追加

すなわち、本発明のデータ入力回路は、前記クロック信号の周波数が所定の臨界値を超過する場合に調整可能な内部遅延を利用して内部データ信号を効果的に同期させる。 - 特許庁

A DFF 18 of which the Q output is fed back and connected to the D input by an inverter 20, shifts the Q output from high to low or inversely in accordance with the enable signal and the reference clock CLK_ref.例文帳に追加

インバータ２０によりＱ出力がＤ入力に帰還接続されるＤＦＦ１８は、イネーブル信号と基準クロックＣＬＫ_ｒｅｆに従いＱ出力をハイからロー又はその逆に遷移する。 - 特許庁

Concerning digital input luminance data Yin, in a primary difference detecting circuit 10, an absolute value A and the polarity of a primary difference, which is the difference of data values between a certain pixel and a pixel preceding for one clock, are detected.例文帳に追加

１次差分検出回路１０で、デジタル入力輝度データＹｉｎにつき、ある画素と１クロック前の画素との間のデータ値の差分である１次差分の絶対値Ａと極性を検出する。 - 特許庁

To provide a watchdog timer circuit for preventing any malfunction from occurring even when both of a positive noise pulse and a negative noise pulse are imposed on an input clock signal, and any noise bursts in the middle of a circuit.例文帳に追加

入力クロック信号に正のノイズパルスおよび負のノイズパルスの両方がのっている場合や回路の途中にノイズが飛び込んだ場合にも、誤動作を起こすことのないウォッチドッグタイマ回路を提供する。 - 特許庁

In a golf competition, each party holds a portable phone 1, and a mobile device 2 comprising signal input/output terminals 1a and 2a, a display 2b larger than the display of the portable phone 1, and a clock function 2c.例文帳に追加

ゴルフコンペに於いて各パーティー毎に携帯電話機１及び信号入出力端子１ａ，２ａ、携帯電話のディスプレイより大きなディスプレイ２ｂ及び時計機能２ｃを有したモバイル機器２を保持する。 - 特許庁

To provide a re-timing circuit and a frequency dividing system capable of preventing malfunction when the timing of a synchronous edge in a clock signal coincides with that of an edge in an input signal.例文帳に追加

クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することを課題とする。 - 特許庁