「input clock」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

An input differential amplifier circuit 100 output s differential currents according to a voltage difference between an input signal Vin and a reference voltage Vref, and when a clock signal CK1 is at a low level, a hold circuit 100 is turned into a hold mode, and the output voltage of the input differential amplifier circuit is held by capacitors C1 and C2.例文帳に追加

入力差動増幅回路１００は入力信号Ｖ_inと基準電圧Ｖ_ref との電圧差に応じて差動電流を出力し、クロック信号ＣＫ１がローレベルのとき、ホールド回路１１０がホールドモードにあり、入力差動増幅回路の出力電圧がキャパシタＣ１，Ｃ２によって保持される。 - 特許庁

The real-time clock 10 includes an input terminal 10b(1) to which detection signals from the detection circuit 15 are input, and a storage unit 10c that, when a detection signal indicating that the fiscal control circuit board 4 was removed is input, stores data indicating that the fiscal control circuit board 4 was removed correlated to and associated with the time when the detection signal was input.例文帳に追加

リアルタイムクロック１０は、検出回路１５から検出信号が入力される入力端子１０ｂ（１）と、フィスカル制御回路基板４が外されたことを示す検出信号が入力されると、当該フィスカル制御回路基板４が外されたことを示すデータを当該検出信号の入力時点の時刻と対応付けて記憶する記憶部１０ｃとを備えている。 - 特許庁

The first amplifier 4 inputs from the input filter 3 and a clock from a clock generator 15 to a control means 13, controls a switching means 9 and uses this output through a filter 10 for driving the power supply 16 of the second amplifier 5 as a reference potential.例文帳に追加

第１増巾部４は入力フィルタ部３からの入力と、クロック形成部１５からのクロックを制御手段１３に入力して、スイッチング手段９を制御して、この出力をフィルタ１０を通して基準電位として第２増巾部５の電源１６の駆動に使用する。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

A CMOS inverter type amplifier Amp_1 is used in an external clock mode were an external reference clock signal from an external oscillator Ext_OSC can be fed to an input terminal In, and in an oscillator mode where an oscillator Xtal can be connected between I/O terminals In/Out.例文帳に追加

ＣＭＯＳインバータ型増幅器Ａｍｐ＿１は、入力端子Ｉｎに外部発振器Ｅｘｔ＿ＯＳＣからの外部基準クロック信号が供給可能な外部クロックモードと、入出力端子Ｉｎ・Ｏｕｔ間に振動子Ｘｔａｌが接続可能な発振器モードとで兼用される。 - 特許庁

A horizontal clock to control timing of pixel driving in the horizontal direction in a display panel is generated in such a way that a driving period of pixel data, which is obtained by multiplying a cycle time mck of a clock synchronized with the input video data with an integer, is produced based on a ratio of the number of horizontal pixels before and after conversion.例文帳に追加

変換前と後の水平画素数の比に基づいて、入力ビデオデータに同期するクロックの１周期時間ｍｃｋの整数倍による画素データの駆動期間が生じるようにして、ディスプレイパネルにおける水平方向の画素駆動タイミングをコントロールするための水平クロックを生成する。 - 特許庁

The 8-bit data obtained by binary encoding of the clock number of the application period of a display signal voltage to each signal line Ls in one horizontal scanning period calculated on the basis of the frequency of the data clock CLK is set in an internal register HGRES of a control circuit 23 in accordance with the external input.例文帳に追加

コントロール回路２３の内部レジスタＨＧＲＥＳに、データクロックＣＬＫの周波数ｆを基に算出された、１水平走査期間における各信号ラインＬｓへの表示信号電圧の印加期間のクロック数を２進数化した８ビットデータが外部入力に従って設定される。 - 特許庁

A clock phase control part 13 detects the positions of respective edges of the input burst data from the n-sequence burst data and controls the phase position of the clock signal into optical one at present on the basis of the detected positions of respective edges with the optimum phase position detected by the head detecting part 12 as a reference.例文帳に追加

クロック位相調整部１３は、ｎ系統のバーストデータから、入力バーストデータの各エッジの位置を検出して、先頭検出部１２が検出した最適な位相位置を基準として、検出された各エッジの位置に基づいて、クロック信号の位相位置を現在最適なものに調整する。 - 特許庁

To obtain a PLL circuit where a rapid frequency and phase fluctuation of a synchronizing clock being its output can be minimized by minimizing the fluctuation in a feedback voltage to a voltage controlled oscillator when an input clock is interrupted in a phase synchronization state.例文帳に追加

位相同期状態時に入力クロックが断した場合に、電圧制御型発振器へのフィードバック電圧の変動を最小限に抑えることにより、ＰＬＬ回路出力の同期クロックの急激な周波数並びに位相の変動を最小限に抑えることが可能なＰＬＬ回路を提供する。 - 特許庁

To provide a delay fixed loop capable of increasing an operating frequency of a DRAM, even when a frequency of an input clock increases, by securing operating margin which allows generation of a rising/polling out enable signal R/FOUTEN using a second DLL clock FCLK_DLLOE.例文帳に追加

入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。 - 特許庁

This data input/data output control device and method wherein a plurality of write or read data configured of m=2^n+k bits (m, n, and k are integers) can be accessed during one clock cycle of an external clock signal.例文帳に追加

本発明は、ｍ＝２^ｎ＋ｋビット（ここで、ｍ、ｎ、及びｋは整数）で構成される複数個のライトまたはリードデータが外部クロック信号の１クロックサイクル内にアクセスすることのできるデータ入力及びデータ出力制御装置とデータ入力及び出力制御方法を提供する。 - 特許庁

To ensure timing margin of serial parallel conversion at an output stage, even when the timing adjustment for a parallel clock and a serial clock is difficult in the configuration, where parallel input data are parallel-serial converted and an LSI is used to process the converted signal.例文帳に追加

パラレル入力データをパラレルシリアル変換してからＬＳＩで信号処理を行い、その結果をシリアルパラレル変換して出力する構成で、パラレル用クロックとシリアル用クロックのタイミング調整が難しい場合でも、出力段におけるシリアルパラレル変換のタイミングマージンを確保できるようにする。 - 特許庁

The circuits Ub1 to Ubn+2 supply X clock signals XCK and inverse X clock signals XCBK to the circuits Ua1 to Uan+2 during an interval in which either one of the input or the output signals of the corresponding circuits Ua1 to Uan+2 become active.例文帳に追加

各制御単位回路Ｕb1〜Ｕbn+2は対応するシフトレジスタ単位回路Ｕa1〜Ｕan+2の入力信号と出力信号のうち、いずれか一方の信号がアクティブとなる期間において、Ｘクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢをシフトレジスタ単位回路Ｕa1〜Ｕan+2に供給する。 - 特許庁

The BD input timing adjusting unit 315 is adjusted according to measurement results of a clock phase difference between the BD detection unit 303 and the image processing unit 113, and the image output timing adjusting unit 318 is adjusted according to the measurement result of the clock phase difference between the image processing unit 113 and the laser drive unit 305.例文帳に追加

ＢＤ入力タイミング調整部３１５は、ＢＤ検知部３０３と画像処理部１１３のクロック位相差測定の結果に応じて調整され、画像出力タイミング調整部３１８は、画像処理部１１３とレーザ駆動部３０５のクロック位相差測定の結果に応じて調整される。 - 特許庁

This circuit is equipped with a timing averaging circuit (10) which inputs clocks from a certain position on the going path 111 of a clock propagation path where an input clock is inputted from one end and returned and a position on the return path 112 corresponding to the above position and averages the timing difference between those clocks and outputs.例文帳に追加

入力クロックを一端から入力して折り返すクロック伝搬経路の往路１１_1上のある位置と、前記往路の前記位置に対応する復路１１_2上の位置からのクロックを入力としてこれらのクロックのタイミング差を平均して出力するタイミング平均化回路（１０）を備える。 - 特許庁

When inputting write data and outputting read data are performed continuously, switching control of input operation of write data and output operation of read data may be finished within one clock period, a clock period can be shortened to a time required for switching control.例文帳に追加

書き込みデータの入力と読み出しデータの出力とが連続して行われる場合、書き込みデータの入力動作と読み出しデータの出力動作との切り替え制御を１クロック周期以内に完了すればよく、クロック周期は、切り替え制御にかかる時間まで短縮可能になる。 - 特許庁

In the frequency measuring circuit, plural frequency measuring units 10, 20, and K0 and provided which count a reference clock Cb in a counting period which has a prescribed wave number of an input signal Cin, and the counting periods in frequency measuring units are shifted from one another to count the reference clock.例文帳に追加

入力信号Cinの所定波数を有するカウント期間において、基準クロックCbをカウントする周波数測定ユニット１０，２０，Ｋ０を複数設け、各周波数測定ユニットは、それぞれのカウント期間をずらして基準クロックをカウントすることを特徴とする周波数測定回路である。 - 特許庁

Since an input clock signal to a PLL circuit is used as a system clock signal when a PLL error occurs, the frequency of occurrence of system down can be reduced although the operation performance of the system deteriorates, thereby realizing a system having higher operability.例文帳に追加

ＰＬＬエラーが発生した場合には、ＰＬＬ回路への入力クロック信号をシステムクロック信号として用いているので、システムの動作パフォーマンスは低下するものの、システムダウンを発生する頻度を低減することができ、より運用性の高いシステムを実現することができる。 - 特許庁

The selecting circuit 300 has its input terminals and output terminals connected so that a clock signal having a phase difference 2ns in 10 phase clock signals PHA1 to PHA10 is supplied to output terminals t1b to t10b.例文帳に追加

選択回路３００は、入力端子ｔ１ａ−ｔ１０ａに供給された１０相クロック信号ＰＨＡ１−ＰＨＡ１０のうち、位相差が２ｎｓであるクロック信号を出力端子ｔ１ｂ−ｔ１０ｂに供給するように入力端子と出力端子とを接続する。 - 特許庁

In the display panel of integrated drive circuit type in which a data processing circuit 4, a clock generation circuit 5, and so forth are also integrated on a glass substrate, an inspection pixel 7 is connected to each of circuit blocks 51, 52, 53, 54 of an input signal 6, the data processing circuit 4, and the clock generation circuit 5.例文帳に追加

データ処理回路４、クロック生成回路５などもガラス基板上に集積化した駆動回路一体型の表示パネルにおいて、入力信号６、データ処理回路４およびクロック生成回路５の回路ブロック５１，５２，５３，５４のそれぞれに検査用画素７を接続する。 - 特許庁

A frame rate conversion signal generator 2 generates a clock signal, a horizontal synchronous signal, and a vertical synchronous signal converted from a clock signal, a horizontal synchronous signal, a vertical synchronous signal synchronized with the input video signal at a three times or more transformation magnification.例文帳に追加

フレームレート変換信号発生部２は、入力映像信号に同期したクロック信号、水平同期信号、垂直同期信号とから、映像信号のフレームレートを３倍以上の変換倍率で変換したクロック信号、水平同期信号、垂直同期信号を夫々生成する。 - 特許庁

To realize a circuit which restrains the number of elements from increasing, and makes constant the duty ratio of an output equiphase multi-phase clock signal independently of the duty ratio of an input clock signal, while restraining the circuit area on a semiconductor substrate and the power consumption from increasing.例文帳に追加

素子数の増加を極力抑え，半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にすることが可能な回路を実現すること。 - 特許庁

The delay line is provided with a plurality of selectively and serially connected first delay devices having fixed prescribed delay time, has the number of the serially connected first delay devices adjusted in response to a prescribed shift signal, receives an input clock signal and generates an output clock signal.例文帳に追加

遅延ラインは、固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を備え、所定のシフト信号に応答して直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する。 - 特許庁

To provide a video signal sampling device capable of outputting a digital video signal always having an amplitude near the maximum level (the amplitude of the output signal obtained when the phase of an input signal and the phase of a sampling clock have an optimum relation) irrespective of what the phase of the clock is.例文帳に追加

サンプリングクロックの位相の如何に関らず、常に最大振幅（入力信号の位相とサンプリングクロックの位相とが最適な関係にある場合に得られる出力信号の振幅）に近い振幅を有するデジタル映像信号を出力することのできる映像信号サンプリング装置を提供する。 - 特許庁

If the result is out of the range, it is decided that the failure occurs in the frequency of the external clock signal, a stop signal is output to CLK stop circuits 4 and 9 by the circuit 17 to prevent input of the external clock signal to DP-PLL circuits 5 and 10.例文帳に追加

許容範囲外となった場合には、外部クロック信号の周波数に異常が起きたと判断し、判定回路１７より停止信号をＣＬＫ停止回路４、９に対して出力し、ＤＰ−ＰＬＬ回路５、１０に外部クロック信号を入力することを防止する。 - 特許庁

The same test data are inputted into a plurality of identical functional blocks 2a, 2b, 2c from a test data input terminal 5, and an identical functional block 2a is operated by a low-frequency clock signal, and the residual identical functional blocks 2b, 2c are operated by a high-frequency clock signal.例文帳に追加

複数の同一機能ブロック２ａ、２ｂ、２ｃに対して、テストデータ入力端子５から同一のテストデータを入力し、一つの同一機能ブロック２ａを低周波数クロック信号で動作させ、その残りの同一機能ブロック２ｂ、２ｃを高周波数クロック信号で動作させる。 - 特許庁

The oscillator receives the clock signal of a first frequency, which clocks the operation of the oscillator and a binary word (Nb) of several bits at one input, and supplies to one output the binary word and output signal of a frequency which is determined as the function of the binary word and the clock signal.例文帳に追加

発振器は、１つの入力に、発振器の動作をクロックする第１周波数のクロック信号といくつかのビットの２進ワード（Ｎｂ）とを受信し、１出力に、２進ワードとクロック信号の関数として決定された周波数の出力信号を提供する。 - 特許庁

The counter circuit 219 counts inputted error signals 237 based on a transmission error clock signal 224 when it is in a count-up mode, stops counting when it is in a shift mode, and outputs a counted quantity of generation of transmission errors by the shape of a serial shift-out signal 226, along with an input start of a shift clock 227.例文帳に追加

エラーカウンタ回路２１９は、カウントアップモード時には伝送エラークロック信号２２４を基に入力されるエラー信号２３７をカウントし、シフトモード時にはカウントを停止してシフトクロック２２７の入力開始とともにカウントされた伝送エラー発生量をシリアルなシフトアウト信号２２６で出力する。 - 特許庁

To provide an oversampling-type clock recovery circuit, where deterioration of jitter characteristic can be prevented, a satisfactory clock can be generated and the area efficiency of the circuit and the power efficiency and the distribution efficiency of the block are satisfactory, particularly, even when the circuit is adapted to a transceiver having multiple serial input/output channels.例文帳に追加

特に、多数のシリアル入出力チャンネルを有するトランシーバに適応した場合にも、ジッタ特性の悪化を防ぎ、良質なクロックを生成可能で、回路の面積効率、電力効率、クロックの分配効率の良好なオーバーサンプリング型クロックリカバリ回路を提供する。 - 特許庁

The sound reproduction device 10 is provided with a trigger monitor site 12 that monitors an input of a trigger signal TG_n, a plurality of sound output sites 21_n which are asynchronous with each other for reproducing a sound signal and outputting it, and a word clock generator 14 for generating a clock in the unit of words.例文帳に追加

音声再生装置１０は、トリガ信号ＴＧ_ｎの入来を監視するトリガ監視サイト１２と、音声信号を再生して出力する互いに同期が確保されていない複数の音声出力サイト２０_ｎと、ワード単位でクロックを生成するワードクロック生成器１４とを備える。 - 特許庁

When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40.例文帳に追加

試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。 - 特許庁

A system clock prescribed by ISO/IEC13818-1 is generated from the PCR of an input MPEG transport stream 1a, and this system clock is converted to an SCR conforming to a DVD-Video Format or a DVD-Video Recording Format.例文帳に追加

入力ＭＰＥＧトランスポートストリーム１ａのＰＣＲからＩＳＯ／ＩＥＣ１３８１８−１で規定されたシステムクロックを生成し、このシステムクロックを、ＤＶＤ−Ｖｉｄｅｏ Ｆｏｒｍａｔ又はＤＶＤ−Ｖｉｄｅｏ Ｒｅｃｏｒｄｉｎｇ ＦｏｒｍａｔのＳＣＲに変換する。 - 特許庁

This circuit is provided with an oscillation circuit 11 generating two kinds of clock signals of which frequencies are different each other responding to a selection signal of an external input, and a boosting power source generating circuit 12 performing boosting operation with driving power in response to the clock signals from the oscillation circuit 11.例文帳に追加

外部入力の選択信号に応答して、周波数の異なる２種類のクロック信号を発生する発振回路１１と、発振回路１１からのクロック信号に応じた駆動能力で昇圧動作を行う昇圧電源生成回路１２とを備えている。 - 特許庁

The clock abnormality detection circuit is provided with a first capacitor 13 to be charged by being synchronized with a clock input signal, second capacitor 23 to be charged in a period when the first capacitor 13 is not charged and a judging circuit that detects that either one of these capacitors discharges.例文帳に追加

クロック入力信号に同期して充電される第１の容量１３と、第１の容量１３が非充電の期間に充電される第２の容量２３と、これらの容量のうちいずれか一方でも放電したことを検知する判定回路とを備えている。 - 特許庁

Input serial data including data of one bit at the points of respective time of rise and fall of a basic clock are divided into even data at the time of rise of an external basic clock and odd data at the time of fall by a demultiplexer DE-MUX, and they are written in memory cell arrays SAe, SAo respectively.例文帳に追加

基本クロックの立上りと立下りのそれぞれの時点で１ビットずつのデータを含む入力シリアルデータをデマルチプレクサＤＥ−ＭＵＸで外部基本クロック立上り時のｅｖｅｎデータと立下り時のｏｄｄデータに分け、それぞれメモリセルアレイＳＡｅ、ＳＡｏに書き込む。 - 特許庁

The image signal from an input terminal 11 is sampled properly by a clock synchronized with a dot clock by an A/D converter 16 and converted into a digital signal, and converted into a signal suitable for display on a liquid crystal panel 18 by the image signal conversion device 17, and applied on the liquid crystal panel 18.例文帳に追加

入力端子１１からの映像信号は、Ａ／Ｄ変換器１６でドットクロックに同期したクロックにより適切にサンプリングされてデジタル信号に変換され，映像信号変換装置１７で液晶パネル１８への表示に適した信号に変換され、液晶パネル１８に印加される。 - 特許庁

After level holding, a state signal ST indicating no selection of all clock signals is outputted and in response to the state signal, an enable signal EN for validating the selection of all clock signals is generated to validate the selection of a new input signal by the select signal SEL.例文帳に追加

このレベル保持の後、全クロック信号の無選択を示す状態信号ＳＴが出力され、これに応じて、全クロック信号の選択を有効化するイネーブル信号ＥＮが生成されて、選択信号ＳＥＬによる新たな入力信号の選択が有効化される。 - 特許庁

Consequently, by compensating for mismatching of current amounts between the supply current source and the discharge current source of the charge pump after the locked state, it is possible to compensate for the phase difference between the input clock signal and the output clock signal, thereby also compensating for the phase difference between the up signal and the down signal.例文帳に追加

従って、ロック状態後に電荷ポンプの供給電流源と放電電流源との電流量の不一致を補償することによって入力クロック信号と出力クロック信号間の位相差が補償でき、これによりアップ信号とダウン信号間の位相差も補償できる。 - 特許庁

This device has a phase control circuit (1) which receives a clock signal and supplies a decoder clock signal from its output part, and further which is equipped with at least one adjustable divider (14) to be preferably placed at the input part of itself and having an adjustable division rate.例文帳に追加

本装置は、クロック信号を受信してその出力部からデコーダクロック信号を供給し、さらに、位相制御回路（１）の入力部に配置されるのが望ましく、また、調整可能な分割比を有する少なくとも１つの調整可能ディバイダ（１４）を備える位相制御回路（１）を装備している。 - 特許庁

In the parallel/serial conversion circuit 5, the parallel data with bits of a predetermined number (n) synchronized with a first clock signal CLK1 and the parallel data with the arbitrary number of bits selected from (m) bits are input to a parallel/serial conversion section 25, and the serial data DOUT of n+m bits are output synchronously with a second clock.例文帳に追加

パラレル／シリアル変換回路５は、第１のクロック信号CLK1に同期する、所定数ｎビットのパラレルデータ及びｍビットから選択される任意のビット数のパラレルデータをパラレル／シリアル変換部２５に入力し、第２のクロックに同期させてｎ＋ｍビットのシリアルデータDOUTを出力する。 - 特許庁

In the method of manufacturing the semiconductor integrated circuit, connection is temporarily cut (S11) in a first place between the clock-gated cell which controls the output of a clock signal in accordance with the input of a control-system signal and a control-system signal line which supplies the control-system signal.例文帳に追加

半導体集積回路の製造方法において、まず最初に、制御系信号の入力に応じてクロック信号の出力を制御するクロックゲーテッドセルとそれに制御系信号を供給する制御系信号線との間が一時的に切断される（Ｓ１１）。 - 特許庁

To provide a recorder capable of reducing useless power consumption by lowering a clock frequency of an input/output bus for a recording medium without lowering a data writing speed as far as possible.例文帳に追加

データの書き込み速度をできるだけ落とさずに、記憶媒体用の入出力バスのクロック周波数を低くし、無駄な消費電力を低減することができる記録装置を提供する。 - 特許庁

An electronic logic device 30 has clock contact points K_W, K_N, K_E and K_S, input contact points U_W, U_N, U_E and U_S, and output contact points Q_W, Q_N, Q_E and Q_S.例文帳に追加

電子論理装置３０は、クロック接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓと、入力接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_Ｓと、出力接点Ｑ_Ｗ、Ｑ_Ｎ、Ｑ_Ｅ及びＱ_Ｓとを有する。 - 特許庁

Even if the signal X and clock CK conflict with each other and the respective register circuits input wrong data, shift pulses are only shifted forward or backward by one step, which can easily be corrected in a next cycle.例文帳に追加

信号ＸとクロックＣＫとが競合して、各レジスタ回路が誤ったデータを取り込んでも、シフトパルスは前後に１ステップずれるだけであり、次のサイクルで容易に修正できる。 - 特許庁

Then, a control block 4 selects the set frequency of data clocks in accordance with the kind of the input video signal to make a data clock generating block 6 generate data clocks Cd.例文帳に追加

入力されたアナログ映像信号の種類に応じて、制御ブロック４が、設定されたデータクロックの周波数を選択してデータクロック発生ブロック６にデータクロックＣ_dを発生させる。 - 特許庁