「input clock」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

To provide a PLL circuit, a recording device, and a clock signal generating method by which a phase error of the PLL circuit by amplitude variation of an input signal can be reduced simply.例文帳に追加

入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができるＰＬＬ回路、記録装置及びクロック信号生成方法を提供する。 - 特許庁

The first set value is output from the Q-terminal of the second D-FF 44, when the first second timing signal is input into a clock terminal of the second D-FF 44.例文帳に追加

１つ目の第２のタイミング信号が第２のＤ−ＦＦ４４のクロック端子に入力されたときに、第２のＤ−ＦＦ４４のＱ端子から１つ目の設定値が出力される。 - 特許庁

A write control signal from a write control signal D flip-flop 5 and a clock signal from an input terminal 1 are supplied to the AND gate 10, a write strobe signal is generated.例文帳に追加

また、書き込み制御信号Ｄフリップフロップ５からの書き込み制御信号と、入力端子１からのクロック信号がアンドゲート１０に供給されて、書き込みストローブ信号が発生される。 - 特許庁

A first latch circuit 10 includes a first inverter IN1 and a second inverter IN2, and latches input data D with one of a leading edge and a trailing edge of a clock signal CLK.例文帳に追加

第１ラッチ回路１０は、第１インバータＩＮ１および第２インバータＩＮ２を含み、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジの一方で入力データＤをラッチする。 - 特許庁

A user inputs the resolution and the value of the pixel clock on the input screen, thereby being capable of displaying the video data not ordinarily corresponding on the screen.例文帳に追加

使用者は、上記映像データ入力画面上で解像度とピクセルクロックの値を入力することにより、通常対応していない映像データを画面に表示することが可能となる。 - 特許庁

In addition, the power supply of an FA part in the clock input circuit 13 and an FB part in a slave latch circuit 12 is maintained and the power supply is intercepted in the other circuit.例文帳に追加

また、クロック入力回路１３におけるＦＡ部およびスレーブラッチ回路１２におけるＦＢ部の電源供給が維持され、それ以外の回路では電源供給が遮断される。 - 特許庁

The wiring switching switch 61 can switch wiring so as to supply and input the power, the initialization signal, and the clock signal from a monitor device 16 to the communication part 600.例文帳に追加

配線切換えスイッチ６１は、電源、初期化信号及びクロック信号をモニタ装置１６から通信部６００に供給及び入力されるように配線を切換えることができる。 - 特許庁

In the BJ head for performing a time-sharing driving, a nozzle sequential selection means for sequentially selecting the driving nozzle according to a clock signal input from outside is composed inside the head.例文帳に追加

時分割駆動を行うＢＪヘッドにおいて、外部から入力されるクロック信号に応じて駆動ノズルを順次選択する、ノズル順次選択手段をヘッド内に構成する。 - 特許庁

The semiconductor memory device is provided with an output circuit outputting data synchronizing with an input of a clock, and a data eye control unit controlling data eye of an output of the output unit.例文帳に追加

データをクロックの入力に同期して出力する出力回路と、該出力回路の出力のデータアイを制御するデータアイ制御回路とを備える半導体メモリ装置を提供する。 - 特許庁

Data signals and clock signals are input from the transmission circuit 1 to a detector 5 and a variable delay circuit 6 in the reception circuit 4, respectively via the transmission paths 3, 4 connected in parallel.例文帳に追加

送信回路１から並行する伝送路２、３を介してデータ信号およびクロック信号を、それぞれ受信回路４内の検出器５および可変遅延回路６に入力する。 - 特許庁

In a SRAM macro-cell 1 provided in a semiconductor integrated circuit device, a clock synchronous circuit 6 is provided at a post stage of input latch circuits 4, 5 to which an address signal is inputted.例文帳に追加

半導体集積回路装置に備えられたＳＲＡＭマクロセル１において、アドレス信号が入力される入力ラッチ回路４，５の後段には、クロック同期回路６が設けられている。 - 特許庁

At the time of changing the processing rate of the signal processing corresponding to the change of the input rate of the data, a digital clock signal generator 27 is arranged instead of the analog PLL.例文帳に追加

データの入力レートの変化に対応して信号処理の処理レートを変化させる際に、アナログＰＬＬの代わりにデジタルクロック信号生成器２７を設けて課題を解決する。 - 特許庁

The phases of inputted clock and input signal are compared by a phase frequency comparator 4 and a voltage corresponding to the phase difference is outputted to a charge pump and low-pass filter(LPF) 6.例文帳に追加

入力されるクロックと入力信号の位相が位相周波数比較器４により比較され、その位相差に応じた電圧がチャージポンプ及びローパスフィルタ６に出力される。 - 特許庁

To provide a semiconductor integrated circuit in which current consumption by receiving a needless input signal can be suppressed and current consumption is less, in a semiconductor memory of a clock synchronizing type.例文帳に追加

クロック同期型の半導体メモリにおける不要な入力信号の受信による消費電流を抑制することができる、消費電流の少ない半導体集積回路を提供する。 - 特許庁

The SDRAM operated by an instruction and address input method receives a strobe signal exclusive for instruction and address, which is different from a system clock to strobe the instruction and the address.例文帳に追加

命令及びアドレス入力方法によって動作するSDRAMは、命令及びアドレスをストローブするためにシステムクロックと異なる信号である命令及びアドレス専用ストローブ信号を受信する。 - 特許庁

To reduce the circuit scale of a high speed digital filter which executes the product sum operation of arbitrary coefficients with data successively input synchronously with a clock as an object, and to reduce power consumption.例文帳に追加

クロックに同期して逐次入力されるデータを対象として任意係数の積和演算を実行する高速ディジタルフィルタの回路規模を削減し消費電力を低減する。 - 特許庁

To supply the pipeline with data at an appropriate timing, the input data X and constant value T are read one clock cycle prior to the timing originally to read.例文帳に追加

パイプラインに適切なタイミングでデータを供給するために、各ラウンドで使用される入力データＸおよび定数値Ｔは、本来読み込むべきタイミングよりも１クロックサイクル前に読み込まれる。 - 特許庁

Switching operation of the output circuit 2 is performed based on input data and an output enable signal by synchronous operation with a clock CK of an internal circuit 4 in ordinary operation.例文帳に追加

通常動作において、内部回路４がクロックＣＫに同期して動作することで、入力されるデータと出力イネーブル信号に基づいて、出力回路２のスイッチング動作を行う。 - 特許庁

To provide a semiconductor integrated circuit which correctly tests a capability which absorbs a difference of a phase of an input signal and a phase of an internal clock signal in a predetermined range.例文帳に追加

入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供する。 - 特許庁

To obtain a compound element which can transmit a differential clock pair normally between elements differing in input impedance and output impedance and is reducible in power consumption.例文帳に追加

入力インピーダンスおよび出力インピーダンスの異なる素子間において正常に差動クロックペアを伝送させることができ、消費電力を小さくすることができる複合素子を得る。 - 特許庁

Plural selectors corresponding to the respective holding parts of a shift register for successively shifting input data successively select a prescribed tap coefficient out of plural tap coefficients synchronously with a clock.例文帳に追加

入力データを順次にシフトするシフトレジスタの各保持部に対応する複数のセレクタは、複数のタップ係数のうち所定のタップ係数をクロックに同期して順次に選択する。 - 特許庁

A control computation processor 21 issues an input request through an interface controller 25 to a co-processor 22 for I/O access using a timer clock (TICK) as a sign for fixed periodic interruption.例文帳に追加

制御演算用プロセッサ２１はタイマクロック（ＴＩＣＫ）を定周期割り込みの合図として、インタフェースコントローラ２５を介してＩＯアクセス用コプロセッサ２２に入力要求をかける。 - 特許庁

An integration device 12 integrates a control input, and frequency is varied by controlling the phase of a frequency division signal obtained by frequency-dividing a clock with a fixed frequency with a frequency divider 11, based on the integral value.例文帳に追加

制御入力を積分器１２で積分し、その積分値で固定のクロックを分周器１１で分周して得た分周信号の位相を制御して周波数を可変する。 - 特許庁

In addition, the other handshake signal SELB does not become 'high' until the signal SELA becomes 'low' (indicating that the clock signal CLKA is disabled) and the handshake signal CLKB at the input 28 of another AND gate 58 is not outputted.例文帳に追加

また、ＳＥＬＡがロー（ＣＬＫＡをディスエーブルにしたことを指す）になるまでＳＥＬＢがハイにならず、ＡＮＤゲート５８の入力２８のＣＬＫＢが出力されない。 - 特許庁

To provide an optical receiving circuit and its method which can securely detect a light signal break and can detect a light input break even by using a PLL even if a clock freely runs.例文帳に追加

確実に光信号断の検出が行え、ＰＬＬを用いても、クロックが自走した場合にも光入力断を検出できる光受信回路及びその方法を提供する。 - 特許庁

In option, the SDRAM is increased by connecting other units Ub, Uc to connectors Ya, Yb of the substrate Z, and data input/output of the SDRAM are synchronized with an external clock signal CLK.例文帳に追加

オプションで、基板ＺのコネクタＹａ、Ｙｂに他のユニットＵｂ、Ｕｃを接続してＳＤＲＡＭを増設し、ＳＤＲＡＭのデ−タ入出力を外部クロック信号ＣＬＫと同期させる。 - 特許庁

The latency counter includes a clock delay module for delaying an input clock based on at least one delay amount to output it as a delayed input clock, a frequency detector for detecting the frequency of a specific signal in a memory to set a delay amount based on this frequency, and a delay control signal generation module for outputting first and second delayed control signals corresponding to memory access control signals.例文帳に追加

レイテンシーカウンターは、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含む。 - 特許庁

In the pixel clock generator, a high frequency wave clock generation section 1 generates a high frequency wave clock, a first edge detection section 2 detects an input first synchronous signal, a second edge detection section 3 detects a second synchronous signal, and a comparison section 5 compares a time interval between the detected first synchronous signal and the second synchronous signal with a targeting value, and then outputs an error.例文帳に追加

画素クロック生成装置においては、高周波クロック生成部１が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部３が第２の同期信号を検出し、比較部５が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。 - 特許庁

The digital signal transmitting apparatus 10 is provided with: an encoder 20 which converts parallel input signals of a plurality of channels into serial data in a manner synchronized with a first clock signal MCLK1; and a decoder 30 which converts the serial data into parallel output signals of the plurality of channels in a manner synchronized with a second clock signal MCLK2 that operates asynchronously with the first clock signal MCLK1.例文帳に追加

デジタル信号伝送装置１０は、複数チャンネルのパラレル入力信号を第一のクロック信号ＭＣＬＫ１に同期してシリアルデータに変換するエンコーダ２０と、シリアルデータを第一のクロック信号ＭＣＬＫ１とは非同期に動作する第二のクロック信号ＭＣＬＫ２に同期して複数チャンネルのパラレル出力信号に変換するデコーダ３０とを備える。 - 特許庁

This is an input device which inputs information by detecting the state of a switch; and a direction detection part 11 detects the operation state of the dial 21 of a shuttle switch 6 and a selector 12 selects one of clock signals outputted from a clock oscillation circuit 10 as the operating clock signal of a CPU 1 according to the detected state.例文帳に追加

スイッチの状態を検出することにより情報の入力を行なう入力装置であって、方向検出部１１により、シャトルスイッチ６にダイアル２１の操作状態を検出し、その検出された状態に応じて、セレクタ１２により、クロック発振部１０から出力される複数のクロック信号のいずれかを選択し、ＣＰＵ１の動作クロック信号とする。 - 特許庁

The control part 110 outputs a control signal RSP for establishing a pull-up voltage level of the data terminal SDA at a low voltage level in the m-th clock cycle (m is an integer of 1≤m≤n), among the first to n-th clock cycles (n is an integer of ≥2) input to the clock terminal SCK, corresponding to ID information of the memory device 100.例文帳に追加

制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）のクロックサイクルにおいて、プルアップされたデータ端子ＳＤＡの電圧レベルを低電位レベルに設定するための制御信号ＲＳＰを出力する。 - 特許庁

In synchronism with clock signals generated from polyphase clock generating sections 1, 2 connected in series, with a plurality of delay circuits for delaying the period of an input pixel clock by a time dividing it into eight substantially equal parts, modulating sections 6, 7 generate PWM signals (MOD1, MOD2) corresponding to respective semiconductor lasers based on respective 8 bit pixel data outputted from the decoder 3.例文帳に追加

変調部６，７は、入力する画素クロックの周期を略８等分する時間だけ遅延させる複数の遅延回路を直列に接続した多相クロック発生部１，２から発生されるクロック信号に同期して、デコーダ３から出力される各８ビットの画素データを基に、各半導体レーザに対応するパルス幅変調信号（ＭＯＤ１，ＭＯＤ２）を生成する。 - 特許庁

The multiplexer 10 is provided with an input control section 12 that receives a plurality of packetized elementary streams to which an elementary stream clock reference consisting of a plurality of programs and used to reproduce the time base for each program is added and with a program clock reference PCR packet generating section 18 that newly generates a PCR packet representing the reference time of a stream for each program.例文帳に追加

多重化装置１０は、複数のプログラムからなり、プログラム毎の時間軸を再生するためのエレメンタリストリームクロックリファレンス（Elementary Stream Clock Reference）が付加された複数のパケッタイズドエレメンタリストリーム（Packetized Elementary Stream）を入力する入力制御部１２と、ストリームの基準時刻を示すプログラムクロックリファレンス（Program ClockReference；以下、ＰＣＲと略記する。）パケットをプログラム毎に新たに生成するＰＣＲパケット生成部１８とを備える。 - 特許庁

When half-period transfer and one-period transfer of verification clock are included in one data path DP passed through a software macro area 10 and a hardware macro area 11, the attribute of the verification clock is defined in reverse phases between an input port A and an output port B as a condition for the verification clock to be applied at the boundary between the software macro area and the hardware macro area.例文帳に追加

ソフトマクロエリア１０とハードマクロエリア１１との間を経由する１つのデータパスＤＰに検証用クロックの半周期転送と１周期転送とが混在する場合に、ソフトマクロエリアとハードマクロエリアとの境界において適用する検証用クロックに対する条件として、入力ポートＡと出力ポートＢとの間で検証用クロックの属性を互いに逆相に定義する。 - 特許庁

The integrated circuit device 10 comprises a sampling clock CLK 90 delaying from a reference clock DQS by a predetermined phase, a DLL circuit for generating a CLK 270, an input circuit S/P for taking in data inputted synchronously with the reference clock DQS, and a function macro 30 consisting of a plurality of function blocks for performing access control to an external memory 20 and applying predetermined processing to the data.例文帳に追加

集積回路装置１０は，基準クロックＤＱＳから所定の位相遅れたサンプリングクロックＣＬＫ９０，ＣＬＫ２７０を生成するＤＬＬ回路，基準クロックＤＱＳに同期して入力されるデータを取り込む入力回路Ｓ／Ｐ，外部メモリ２０へのアクセス制御を行い当該データに対して所定の処理を行う複数の機能ブロックからなる機能マクロ３０を有する。 - 特許庁

Clock signals for generating the random number output from a clock signal output circuit provided in the random number circuit are frequency-divided in a frequency divider circuit provided in a monitoring circuit and then input to a reset IC with a watchdog, and when a timer value in a watchdog circuit reaches a final value and timeout comes, abnormality signals are turned to an on state, output and input to the microcomputer for game control.例文帳に追加

また、乱数回路が備えるクロック信号出力回路から出力される乱数生成用のクロック信号を、監視回路が備える分周回路にて分周した後にウォッチドッグ付リセットＩＣに入力し、ウォッチドッグ回路におけるタイマ値が最終値に達してタイムアウトすると、異常信号をオン状態として出力し、遊技制御用マイクロコンピュータに入力させる。 - 特許庁

The switching device, switching either one of an input first transmission signal and an input second transmission signal to the other for outputting, includes delay amount adjusting means that adjusts a delay amount between the first transmission signal and the second transmission signal using an offset clock signal in which an offset based on the delay amount is given to a clock signal.例文帳に追加

入力した第１の伝送信号および第２の伝送信号のいずれか一方から他方に切替を行って出力する切替装置であって、前記第１の伝送信号および前記第２の伝送信号の間の遅延量に基づくオフセットをクロック信号に与えたオフセットクロック信号を用いて前記遅延量の調整を行う遅延量調整手段を備えたものである。 - 特許庁

The method for compensating a frequency shift of an encoder includes a step (100) for deciding the value of a frequency of an input encoder signal, a step (130) for determining a value of the frequency shift by analyzing a clock signal of an encoder index and the input encoder signal, and a step (150) for generating a clock with compensated frequency shift by compensating the value of the frequency shift.例文帳に追加

エンコーダの周波数シフトの補償のための方法は、入力エンコーダ信号の周波数値を決定するステップ（１００）と、エンコーダインデックスのクロック信号と入力エンコーダ信号とを解析して、周波数シフトの値を決定するステップ（１３０）と、その周波数シフトの値を補償して、周波数シフトが補償されたクロックを生成するステップ（１５０）とを含む。 - 特許庁

A data multiplexing part 102 performs time division multiplexing of the data of input digital data terminals 101 consisting of N systems, the multipelxed data are inputted to a shift register 103 having N-stage registers needed to delay the data, and the data stored in the register are successively shifted to the next register to be delayed by inputting a clock to the register 103 from a clock input terminal 104.例文帳に追加

Ｎ系統ある入力ディジタルデータ端子１０１のデータを、データ多重化部１０２で時分割多重化し、多重化したデータを遅延させるのに必要なN段のレジスタを有するシフトレジスタ１０３に入力し、シフトレジスタ１０３にクロック入力端子１０４からクロックを入力することでレジスタに格納されたデータを順番に次レジスタにデータを移動させ遅延させる。 - 特許庁

A CDR circuit includes: a frequency control circuit; a first VCO 2 which generates a reproduction clock whose oscillation frequency is controlled according to control voltage and whose oscillation phase is controlled by input data; an FF 1 which performs data identification of the input data by the reproduction clock; and a second VCO 3 whose oscillation frequency is controlled according to control voltage.例文帳に追加

ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。 - 特許庁

The method and apparatus also comprise a step of generating a central processing unit (CPU) clock in the clock shaper logic unit based on the output of the free-running counter and the at least one input specifying the desired frequency by comparing a bit-reversed version of the output of the free-running counter with the at least one input specifying the desired frequency.例文帳に追加

該方法及び装置は、また、自走カウンタの出力と所望の周波数を特定する少なくとも一つの入力とに基づいて、自走カウンタの出力のビット反転されたものと所望の周波数を特定する少なくとも一つの入力とを比較することにより、クロック整形ロジック・ユニットにおいて中央処理装置（ＣＰＵ）クロックを生成するステップを備える。 - 特許庁

The semiconductor device includes a SRAM 12 being a test object circuit, an input terminal 13 to which a tester clock signal Tc1 is input from the outside, a BIST circuit 11 performing a logical test of the SRAM 12 for each cycle of the tester clock signal Tc1, and an output terminal 15 outputting a test result signal Ts indicating a test result in the BIST circuit 11 to the outside.例文帳に追加

テスト対象回路であるＳＲＡＭ１２と、外部からテスタクロック信号Ｔｃｌを入力する入力端子１３と、テスタクロック信号Ｔｃｌのサイクル毎にＳＲＡＭ１２の論理的なテストを行うＢＩＳＴ回路１１と、ＢＩＳＴ回路１１におけるテスト結果を表すテスト結果信号Ｔｓを外部に出力する出力端子１５と、を備える。 - 特許庁

When adjusting a data input timing of the external device controller, the information processing apparatus improves precision of calibration for adjusting the data input timing by gating or canceling the output clock of the external device controller on the basis of prescribed gating information.例文帳に追加

外部デバイスコントローラのデータ取り込みタイミングを調節する際に、所定のゲーティング情報に基づいて外部デバイスコントローラの出力クロックをゲーティング又はゲーティング解除することで、データ取り込みタイミングを調節するためのキャリブレーションの精度を向上させる。 - 特許庁

An input signal Sina output from the test terminal Padt1 and a clock signal Sclka output from the test terminal Padt2 are input to the test circuitry 3, and test results of the paths to be tested are output via the test terminal Padt3.例文帳に追加

テスト回路部３はテスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果がテスト端子Ｐａｄｔ３を介して出力される。 - 特許庁

A Pos type F/F 100 has: a master latch (Low level latch) 110 which is synchronized with a rising edge of a clock and in which data or scan test data is selectively input; and a slave latch (Hi level latch) 111 in which the data from the master latch 110 is input.例文帳に追加

ＰｏｓタイプＦ／Ｆ１００は、クロックの立ち上りエッジ同期し、データ又はスキャンテストデータが選択的に入力されるマスタラッチ（Ｌｏｗレベルラッチ）１１０と、マスタラッチ１１０からのデータが入力されるスレーブラッチ（Ｈｉレベルラッチ）１１１とを有する。 - 特許庁