「input clock」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

A semiconductor memory device 1 includes a first memory 10 having a first buffer 12 that receives a first clock and performs input/output of data and a second memory 20 having a second buffer 22 that performs input/output of data.例文帳に追加

半導体記憶装置１は、第１のクロックを受け、かつデータの入出力を行う第１のバッファ１２を有する第１のメモリ１０と、データの入出力を行う第２のバッファ２２を有する第２のメモリ２０とを含む。 - 特許庁

The multiplexer alternatively selects one between the two input signals according to a switch signal CLOCK_-SEL given from the outside and inputs the selected input signal as a system clock SCLK to communicate with the outside to an external interface part 11.例文帳に追加

マルチプレクサは、外部から与えられる切替信号ＣＬＯＣＫ＿ＳＥＬにより、２つの入力信号のうち一方を択一的に選択し、外部と通信をするためのシステムクロックＳＣＬＫとして、外部インタフェース部１１に入力される。 - 特許庁

To provide an apparatus for regenerating a clock which is capable of flexibly changing the free-running/locking method of a primary PLL circuit and a secondary PLL circuit depending on the degree of deterioration in input signals, such as video image signals etc, and regenerating normal clocks even for the deteriorated input signals.例文帳に追加

映像信号等の入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とする。 - 特許庁

After the transfer of the inspection data, the result of inspection data received by an input terminal D is held according to the data input signal of a system clock fetching terminal SYS and then is re-transferred to be outputted from the LSI.例文帳に追加

検査データの転送後、入力端子Ｄに受けた検査結果データがシステムクロック入力端子ＳＹＳのデータ取り込み信号に応じて保持され、この検査結果データが再び転送されてＬＳＩから出力される。 - 特許庁

To provide a bit clock signal reproducing method and circuit which prevent out of synchronism even when an input base band signal is absent due to fading or the like.例文帳に追加

フェージングなどによって入力ベースバンド信号がない状態になった場合にも、同期外れを防止したビットクロック信号再生方法および回路を提供する。 - 特許庁

At the input of an interrupt signal INT, FFs 12, 19 are set to start the high-speed clock source 13 and a counter 21 starts counting low-speed clocks LCK.例文帳に追加

割込信号ＩＮＴが入力されると、ＦＦ１２，１９がセットされ、高速クロック源１３が起動されると共に、カウンタ２１で低速クロックＬＣＫのカウントが開始される。 - 特許庁

Output bits (Qb) or the binary signal from the second stage are multiplied by N and is introduced into the input of the first stage every N cycles of the clock signal at the first frequency.例文帳に追加

第２段からの出力ビット（Ｑｂ）または２進信号は、Ｎ倍されて、第１周波数のクロック信号の各Ｎサイクルごとに、第１段の入力に導入される。 - 特許庁

Thus, the W amplifiers 72A, 72B write respective data to the first and second DRAM blocks 80, 90 at the speed twice the clock frequency of the input data DIi.例文帳に追加

したがって、Ｗアンプ７２Ａ、７２Ｂは、入力データＤＩｉのクロック周波数の２倍の速度で、各々のデータを第１及び第２のＤＲＡＭブロック８０、９０に書き込む。 - 特許庁

A power supply terminal VT, a reset terminal RT, a clock terminal CT, a data terminal DT, a connection confirmation input terminal CIT and a grounding terminal GT are provided as the connecting terminal.例文帳に追加

接続端子としては、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接続確認入力端子ＣＩＴ、接地端子ＧＴを備えている。 - 特許庁

To dispense with a PLL for generating a processing clock of a fundamental function part of a ciphering device in an information processing device for processing an input digital AV signal.例文帳に追加

入力ディジタルＡＶ信号を処理する情報処理装置において、暗号化装置の基本関数部の処理クロックを発生するためのＰＬＬを不要にすること。 - 特許庁

The edge interval monitoring unit 1231 measures intervals of the edge detection signal with the sampling clock and determines the bit speed of the input data based upon the measurement result.例文帳に追加

エッジ間隔監視部１２３１は、エッジ検出信号の間隔を、サンプリングクロックによって測定し、測定結果に基づいて入力されたデータのビット速度を判定する。 - 特許庁

Since the input side of a LAN signal receiving circuit 415 is connected to the connecting point P1, P2, the clock signal is obtained as an output signal SG413 of a subtraction circuit 416.例文帳に追加

ＬＡＮ信号受信回路４１５の入力側は接続点Ｐ１，Ｐ２に接続されているため、減算回路４１６の出力信号ＳＧ413としてクロック信号が得られる。 - 特許庁

To provide a jitter-suppressing circuit which can reduce influence of jitter of an input signal and can supply a stable clock signal, and a data- reproducing circuit using it.例文帳に追加

入力信号のジッタの影響を低減でき、安定したクロック信号を供給できるジッタ抑制回路及びそれを用いたデータ再生回路を提供する。 - 特許庁

To provide a phase comparing circuit which can stabilize the operation of a PLL circuit by inhibiting an up/down signal from being outputted when input data and a comparison clock are locked.例文帳に追加

入力データと比較クロックがロック状態の場合に、アップ／ダウン信号の出力を禁止し、ＰＬＬ回路の動作を安定化できる位相比較回路の提供すること。 - 特許庁

FPGA 92 of an inspection board 400 stores the frequency, cycle, each expected value of duty ratio, and number of operations of input clock signals in a register section 923 (S14).例文帳に追加

検査基板４００のＦＰＧＡ９２は、入力されたクロック信号の周波数、周期、Ｄｕｔｙ比の各期待値、実施回数をレジスタ部９２３へ記憶する（Ｓ１４）。 - 特許庁

When the BT module 12 shifts to SCO link connection, a PCM clock signal is converted by a logic IC 24 into a control signal and input to the wireless LAN module 14.例文帳に追加

ＢＴモジュール１２がＳＣＯリンク接続に移行すると、ＰＣＭクロック信号がロジックＩＣ２４で制御信号に変換されて無線ＬＡＮモジュール１４に入力される。 - 特許庁

A D flip-flop 5 uses the noninverting clock to identify an input data signal (a) that is externally received to provide outputs of a noninverting output c and an inverting output d.例文帳に追加

Ｄ型フリップフロップ５は、外部から入力する入力データ信号ａを正転クロックで識別して正相出力ｃおよび逆相出力ｄを出力する。 - 特許庁

A phase difference calculating unit 122 calculates the phase difference between the input signals R and M on the basis of the phase difference between the clock-divided signals output from the phase difference output circuit 103.例文帳に追加

位相差算出部１２２は位相差出力回路１０３から出力された分周信号の位相差に基づいて、入力信号Ｒ，Ｍの位相差を算出する。 - 特許庁

When the interruption factor input to the interruption controller is a mask target, the information processing apparatus stops the transmission of the clock signal to the interruption controller.例文帳に追加

また、情報処理装置は、割り込みコントローラへ入力される割り込み要因がマスク対象である場合に、当該割り込みコントローラへのクロック信号の送信を停止する。 - 特許庁

An abnormality detector 10 monitors the pulse width of a phase error signal (c), and judges it to be in abnormal state when it gets over a specified threshold such as the time of break of an input clock, etc.例文帳に追加

異常検出部１０は位相誤差信号ｃのパルス幅を監視し、入力クロックａの断等、所定の閾値を超えたとき異常状態と判断する。 - 特許庁

Thus, as the sampled signal Es synchronizes with a clock, this signal Es is input to a MISR, thereby detecting a failure of the signal E.例文帳に追加

これによって、サンプリングされた信号Ｅｓがクロックに同期するので、この信号ＥｓをＭＩＳＲに入力させることで、信号Ｅの故障検出が可能になる。 - 特許庁

At the time immediately after the changeover of levels of first and second control signals VFR, /VFR for changing over the transistors Q2A, Q2B, an input of the clock signal CLK is prohibited.例文帳に追加

トランジスタＱ２Ａ，Ｑ２Ｂを切り替えるための第１、第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わり直後には、クロック信号ＣＬＫの入力を禁止する。 - 特許庁

The impedance of the pair of voltage divider resistors RP3, RP2 on the second transmission line T2 is set to a resistance ratio matching the input impedance of the clock supply destination 12A.例文帳に追加

一対の分圧抵抗ＲＰ３，ＲＰ２は第２伝送線路Ｔ２上のインピーダンスをクロック供給先１２Ａの入力インピーダンスに整合させる抵抗比に設定される。 - 特許庁

The shift register unit 22 receives a clock signal CK and at least one input image signal of S_11, S_12 or S_13, and generates an output image signal.例文帳に追加

シフトレジスタユニット２２はクロック信号ＣＫ及び少なくとも１個の入力映像信号Ｓ_１１、Ｓ_１２、Ｓ_１３を受信して、出力映像信号を発生させる。 - 特許庁

Data communication between a CPU and an interface control IC is performed by a serial clock signal, a serial data input/output signal, a write protect signal, and a chip select signal.例文帳に追加

ＣＰＵとインターフェースコントロールＩＣとのデータ通信は、シリアルクロック信号とシリアルデータ入力／出力信号とライトプロテクト信号とチップセレクト信号とによって行われる。 - 特許庁

To provide a malfunction preventing method and circuit by which noise can be masked by using the frequency of a clock signal, which is higher than the frequency of an input signal.例文帳に追加

入力信号の周波数よりも高いクロック信号の周波数を用いてノイズをマスクすることができる誤動作防止方法及びその回路を提供する。 - 特許庁

The counter 2 setting a length of one data block as an initial value starts subtracting operation when a synchronous pattern detecting window synchronized with the clock 1 is input in a circuit.例文帳に追加

クロック１に同期した同期パターン検出ウィンドが回路に入力されると初期値として１データブロックの長さが設定されたカウンタ２が減算動作を始める。 - 特許庁

The complementary signal generating section 12 generates a complementary signal 202 meaning a count start value of an input counter signal 300 and synchronized by a second clock 200.例文帳に追加

補完信号生成部１２は、入力カウンタ信号３００のカウント開始値を意味し、第２のクロック２００によって同期化された補完信号２０２を生成する。 - 特許庁

An input capture circuit 12 of an ECU 11 measures duty time and a PWM cycle of a transmission signal SG according to a timer clock generated by a timer circuit 13.例文帳に追加

ＥＣＵ１１のインプットキャプチャ回路１２は、タイマ回路１３が生成したタイマクロックに従い、送信信号ＳＧのデューティ時間およびＰＷＭ周期を計測する。 - 特許庁

A mediation input section 139 extracts the supervisory signal composed of a current signal superimposed on a signal transmitted through a data signal line for each cycle of a clock.例文帳に追加

仲介入力部１３９は、クロックの１周期毎に、データ信号線を伝送される信号に重畳された電流信号からなる監視信号を抽出する。 - 特許庁

The phase comparison circuit has N track-and-hold circuits for tracking and holding N-phase clock signals CLK in synchronization with a rising edge of input data signal DIN.例文帳に追加

それぞれ、Ｎ相クロック信号ＣＬＫの各クロック信号を、受信データ信号ＤＩＮの立ち上がりに同期してトラックホールドするＮ個のトラックホールド回路を備える。 - 特許庁

The CLK output terminals 1b and 1c of the clock driver 1 are connected to the first and second input parts of the selectors on an opposite side board and on their own board, respectively.例文帳に追加

クロックドライバ１のＣＬＫ出力端子１ｂ、１ｃはそれぞれ相手側基板上と自己の基板上のセレクタの第１、第２の入力部に接続される。 - 特許庁

When a clock signal CK is 'H' and an input pulse signal in (a 1st control signal) is 'H', n type transistors M15, 16 are turned on and an output node/OUT becomes the ground level.例文帳に追加

クロック信号ckが“Ｈ”であり、入力パルス信号in(第１制御信号))が“Ｈ”の場合には、ｎ型トランジスタＭ15,Ｍ16がオンして出力ノード/OUTはGNDレベルになる。 - 特許庁

An edge interval count unit 101 outputs a value resulting from counting intervals of falling edges of Manchester data using an input sample clock, as an edge interval count signal.例文帳に追加

エッジ間隔カウント部１０１は、マンチェスタデータの立ち下がりエッジの間隔を、入力されるサンプルクロックでカウントした値を、エッジ間隔カウント信号として出力する。 - 特許庁

On the other hand, the selector SL1 selects the signal line 25 upon receipt of the memory read signal, and applies the clock signal CLK to input output memory circuits 22, 23 as it is.例文帳に追加

他方、メモリリード信号の受信に応じてセレクタＳＬ１は信号線２５を選択し、クロック信号ＣＬＫをそのまま入出力メモリ制御回路２２，２３に印加する。 - 特許庁

A counter 130F, on the other hand, counts pulses oscillated by an internal oscillation circuit 120F for falling in response to the trailing edges of the input clock CLK.例文帳に追加

一方、入力クロックＣＬＫの立ち下がりエッジに応答して立ち下がり用内部発振回路１２０Ｆから発振されるパルスがカウンタ１３０Ｆにてカウントされる。 - 特許庁

To prevent a clock sent to a digital video signal processing circuit from being interrupted even when an input source is switched from a digital video signal to an analog video signal.例文帳に追加

入力ソースがディジタル映像信号からアナログ映像信号に切り替わったときでも、ディジタル映像信号処理回路に送るクロックが途切れないようにする。 - 特許庁

The reference clock signal P input in a delay circuit 33 is reset to an off-state in synchronization with the rise of the next signal G1 after executing delay processing.例文帳に追加

一方、遅延回路３３に入力された基準クロック信号Ｐは、そこで遅延処理された後に、次の信号Ｇ１の立ち上がりに同期してオフ状態にリセットされる。 - 特許庁

To provide a phase error detection circuit which stabilizes a phase lock characteristic without being affected by DC level variations of an input signal in a clock reproducing PLL circuit.例文帳に追加

クロック再生ＰＬＬ回路において、入力信号のＤＣレベル変動に影響を受けることなく、位相同期特性を安定化する位相誤差検出回路を提供する。 - 特許庁

To synchronize the system clock of a fixed frequency with an input signal without using a large-scale circuit such as PLL and to reduce jitters of the synchronous timing.例文帳に追加

ＰＬＬといった大規模な回路を用いずに、固定周波数のシステムクロックと入力信号との同期を図ることができ、また、その同期タイミングのジッタを低減する。 - 特許庁

By the switches 2A, 2B, the normal signal and its inverted signal from the input signal source 1 are distributed alternately by a clock signal from a signal source 3.例文帳に追加

さらに、この切り替えスイッチ２Ａ、２Ｂでは、入力信号源１からの正転及び反転の信号が、信号源３からのクロック信号によって交互に振り分けられる。 - 特許庁

A justification circuit may receive as input any combination of one or more bits of pixel data, one or more bits of justification selection data, and one or more clock signals.例文帳に追加

調整回路は一以上のビットのピクセルデータ、一以上のビットの調整選択データ及び一以上のクロック信号のあらゆる組み合わせを、入力として受け付けうる。 - 特許庁

Clock signals inverted from each other are input to ck terminals of two 32-bit DRAMs 80 and 90 wired OR-connected to a data bus of 32-bit width.例文帳に追加

３２ｂｉｔ幅のデータバスにワイヤードオア接続された２つの３２ｂｉｔのＤＲＡＭ８０，９０のｃｋ端子には、互いに反転したクロック信号が入力されている。 - 特許庁

In the case that logical circuit description information 310 is inputted by the input part 301, unprocessed clock domain resistors (resistors R1 and R5) are specified by the specification part 302.例文帳に追加

入力部３０１により、論理回路記述情報３１０が入力された場合、指定部３０２により、未処理のクロックドメインレジスタ（レジスタＲ１、Ｒ５）を指定する。 - 特許庁

A phase comparator 1 compares the phase of an input clock with that of the output of a frequency divider 3 and outputs a phase difference signal to a frame phase difference control circuit 5.例文帳に追加

位相比較器１は入力クロックの位相と分周器３の出力の位相とを比較し、位相差信号をフレーム位相差制御回路５に出力する。 - 特許庁