「mos」に関連した英語例文の一覧と使い方(111ページ目) - Weblio英語例文検索

The IGBT on a surface of which a MOS structure is formed is provided with a collector electrode 12 formed on the rear side of the IGBT; a group of p^+-type collector regions 22 distributed and arranged on the collector electrode 12, and insulation layers 14 each being formed to a gap between the p^+-type collector regions 22 on the collector electrode 12.例文帳に追加

表面部にＭＯＳ構造が形成されているＩＧＢＴにおいて、その裏面側にコレクタ電極１２と、そのコレクタ電極１２上に分散配置されているｐ^＋型コレクタ領域２２群と、コレクタ電極１２上のｐ^＋型コレクタ領域２２間の間隙に形成されている絶縁層１４を備えている。 - 特許庁

The method for manufacturing semiconductor device comprises the steps of adhering a silicon wafer 10 to a supporting substrate 8 through an oxide film 20, forming a drain layer 11 by grinding the wafer 10, forming a buffer layer 12 and a high resistance layer 13 on the layer 11 by an epitaxial growth, and forming a MOS gate structure on the surface of the layer 13.例文帳に追加

シリコンウェハ１０を支持基板８と酸化膜２０を介して接着する工程と、上記シリコンウェハ１０を研削してドレイン層１１を形成する工程と、ドレイン層１１の上にバッファ層１２及び高抵抗層１３をエピタキシャル成長で形成する工程と、高抵抗層１３の表面にＭＯＳゲート構造を形成する工程とを具備する。 - 特許庁

In the MOS semiconductor device which is formed in an element region defined by element isolation regions 14 formed on a semiconductor substrate 8, covering parts 10 are provided for covering at least ends 22 of the element region, and the covering parts 10 are made of the same material as the material 10 of the side walls of a gate 12.例文帳に追加

半導体基板８上に形成された素子分離領域１４で画定された素子領域内に形成されたＭＯＳ型の半導体装置において、前記素子領域の端部２２を少なくとも覆うための被覆部１０を設け、この被覆部１０を前記半導体装置のゲート１２の側壁の材料１０と同一の材料で形成したことを特徴とする。 - 特許庁

The optical signal reception circuit includes a current/voltage conversion circuit 10 for inputting current signals output by a photocurrent conversion circuit for receiving optical signals and converting them to current signals and converting them to voltage signals, the current/voltage conversion circuit 10 includes an AGC function and a phase compensation function by MOS transistors 12 and 13 and a capacitor 14, and the wide dynamic range is achieved.例文帳に追加

光信号を受信して電流信号に変換する光電流変換回路の出力した電流信号を入力とし、それを電圧信号に変換する電流電圧変換回路１０を具備し、ＭＯＳトランジスタ１２、１３、及び容量１４により電流電圧変換回路１０にＡＧＣ機能と位相補償機能をもたせて広ダイナミックレンジを実現する。 - 特許庁

The MOS type image pickup element is equipped with the selectively oxidized film 103 which isolates a semiconductor element, and a channel stop layer 104 which is formed below the selectively oxidized film 103 and prescribes a spread of a channel stop layer, and the channel stop layer 104 is formed covering the bird's beak of the selectively oxidized film 103.例文帳に追加

半導体素子を分離する選択酸化膜１０３と、選択酸化膜１０３下に形成されチャネル領域の拡がりを規定するチャネルストップ層１０４とを備えたＭＯＳ型撮像素子において、チャネルストップ層１０４は、選択酸化膜１０３のバーズビークを覆うように形成されることを特徴とする。 - 特許庁

In a low power consumption mode, a second step-down power supply circuit 20 outputs the internal power supply voltage VDDP to the control system circuit 5 and in a standby mode, the internal power supply voltage VDDP stepped down by an N channel MOS transistor of a third step-down power supply circuit 21 is outputted to the control system circuit 5.例文帳に追加

低消費電力モードでは、第２降圧電源回路２０によって内部電源電圧ＶＤＤＰが制御系回路５に出力され、スタンバイモードにおいては、第３降圧電源回路２１のＮチャネルＭＯＳトランジスタによって降圧された内部電源電圧ＶＤＤＰが制御系回路５に出力される。 - 特許庁

The device has a resistance element 6 formed on a resistance element forming region 17 of a Si substrate 1, using a wiring layer 20 formed at the same time as forming a gate electrode 12 of a MOS type transistor 22 constituting a memory cell in a transistor forming region 18 of the substrate 1 when forming the resistance element 6.例文帳に追加

開示されている半導体装置１０は、シリコン基板１の抵抗素子形成領１７に抵抗素子６を形成するにあたり、基板１のトランジスタ形成領域１８にメモリセルを構成するＭＯＳ型トランジスタ２２のゲート電極２２の形成時に同時に形成された配線層２０を用いて抵抗素子６を形成する。 - 特許庁

The MOS power device 600 comprises a substrate 601 having an upper layer 602 having an upper surface 605 and a drain region 603 underlying it, a first conductance type well region 604 on the drain region in the upper layer, and a plurality of gates buried in trenches 607 extending from the upside of the upper layer into the drain region via the well region.例文帳に追加

上部表面６０５とその下に在るドレイン領域６０３とを有する上部層６０２を含む基板６０１と、ドレイン領域の上に在って上部層内に配置された第１のコンダクタンス型の井戸領域６０４と、上部層の上部表面から井戸領域を通ってドレイン領域内に延びるトレンチ６０７に埋め込まれた複数のゲートを含むＭＯＳパワーデバイス６００。 - 特許庁

To provide a method of manufacturing semiconductor device in which a deterioration of transistor characteristics is suppressed by controlling the retreat of substrate surface of the semiconductor device when forming a sidewall-like offset spacer to form a low concentration diffusion layer of a MOS (metal oxide semiconductor) transistor, and by controlling a variation of forming an offset spacer.例文帳に追加

ＭＯＳトランジスタの低濃度拡散層形成のためのサイドウォール状のオフセットスペーサーを形成する際の半導体基板表面の後退を抑え、かつオフセットスペーサーの形成ばらつきを抑えることにより、トランジスタ特性の劣化を抑制することが可能な半導体装置の製造方法を提供する。 - 特許庁

In the semiconductor integrated circuit device which uses a MOS transistor T1 as a transistor for outputting large current, the source and drain of the transistor T1 are formed such that a plurality of source regions 1a and drain regions 1b surrounded by gate electrodes 2 are connected to each other in parallel.例文帳に追加

大電流を出力するためのトランジスタとしてＭＯＳ型のトランジスタＴ１を用いる半導体集積回路装置において、トランジスタＴ１のソース及びドレインは周囲をゲート電極２で囲まれた複数個のソース領域１ａ及びドレイン領域１ｂがそれぞれ並列に接続するようにして形成する。 - 特許庁

Accordingly, withstand voltage requirements for this LED driving circuit and its LED driving control unit can be lowered, thereby the cost of the LED driving circuit can be reduced markedly, power consumption of an MOS transistor can be reduced, and the efficiency of the circuit as a whole can be improved.例文帳に追加

従って、本発明の発光ダイオード駆動回路とその発光ダイオード駆動制御ユニットはトランジスタの耐電圧要求を低下させることができ、こうして発光ダイオード駆動回路のコストが大幅に低減できる上に、ＭＯＳトランジスタの電力消費を減らし、回路全体の効率を高めることができる。 - 特許庁

Consequently, elimination of the pull-up transistor 20 can suppress the through current generated in the pull-up transistor 20 and other logic elements in a drive signal generation circuit when the P-channel MOS transistor 1 is turned off in the conventional semiconductor device arising from the pull-up transistor 20.例文帳に追加

その結果、プルアップトランジスタ２０を排除したことから、プルアップトランジスタ２０に起因する従来の半導体装置において課題であった、Ｐチャンネル型ＭＯＳトランジスタ１のＯＦＦ時に駆動信号生成回路内のプルアップトランジスタ２０と他の論理素子とに生じる貫通電流を抑制できる。 - 特許庁

The battery pack is provided with a plurality of switching circuits 3, structured with power MOS FET, enabled to connect a plurality of chargeable polymer lithium ion cells with as many charging control circuits 2 in series during charging and enabled to connect each of the plurality of the polymer lithium ion cells with each of the charging control circuits 2 individually.例文帳に追加

充電可能な複数のポリマーリチウムイオン電池と同数の充電制御回路２を放電時に直列に接続可能とし、充電時に前記複数のポリマーリチウムイオン電池の各々を充電制御回路２の各々に単独に接続可能とする複数のスイッチ回路３を有し、前記複数のスイッチ回路をパワーＭＯＳ ＦＥＴにより構成する。 - 特許庁

A two transistors one capacitor type memory cell in which an one transistor one capacitor type memory cell is made the basics and a MOS transistor making potential difference between ferroelectric capacitors in the non-selection ferroelectric memory cell is added is adopted, while a cell plate line of an adjacent ferroelectric memory cell is made common.例文帳に追加

１トランジスタ１キャパシタ型メモリセルを基本とし、非選択強誘電体メモリセル内の強誘電体キャパシタ電極間の電位差をゼロにするＭＯＳトランジスタを追加する２トランジスタ１キャパシタ型メモリセルを採用するとともに、隣接する強誘電体メモリセルのセルプレート線を共通にする。 - 特許庁

The duplicate structure is formed by connecting MOS transistors of the same conduction type channel whose gates are interconnected with respect to source or drain lines furthermore or inserting one each pMOS transistor to a VDD side and a VSS side of an output stage of the inverter.例文帳に追加

二重化構造は、トランジスタに対して、ゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタをソース又はドレインのラインに関して直列に更に接続すること、又は、インバータに対して、出力段のＶＤＤ側及びＶＳＳ側に、それぞれ１個ずつのｐＭＯＳトランジスタを挿入することによって形成される。 - 特許庁

A switch circuit SW1 is provided in a MRAM containing, for example, a TMR element Rij and an N channel MOS transistor Mij to apply either the reference voltage VrefN or the burn-in test reference voltage VrefB larger than the reference voltage VrefN to a memory element.例文帳に追加

例えばＴＭＲ素子ＲｉｊおよびＮチャネルＭＯＳトランジスタＭｉｊをメモリ素子として含むＭＲＡＭの場合において、参照電圧ＶｒｅｆＮをメモリ素子に印加するか、あるいは、参照電圧ＶｒｅｆＮよりも大きな値のバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加するかを切り換えることが可能な切り換え回路ＳＷ１を設ける。 - 特許庁

Since dielectric breakdown strength of the gate insulation film 12b can be controlled by ionic species, an acceleration voltage or a dose, etc., during ion implantation, both high dielectric breakdown strength required for an MOS transistor and low dielectric breakdown strength required for a fuse capacitor can be realized, thus reducing the development period.例文帳に追加

また、ゲート絶縁膜１２ｂの絶縁破壊耐圧はイオン注入時のイオン種、加速電圧、またはドーズ量等により制御出来るため、ＭＯＳトランジスタに求められる高い絶縁破壊耐圧と、フューズキャパシタに求められる低い絶縁破壊耐圧とを両立でき、更に開発期間の短縮を図ることが出来る。 - 特許庁

A semiconductor device is a p-channel MOS field-effect transistor which comprises a semiconductor substrate, a gate oxide film provided on the semiconductor substrate, a gate electrode provided on the gate oxide film, and two p^+ source/drain diffusion regions formed in an n-well region in the semiconductor substrate, each having a p^- offset region.例文帳に追加

半導体装置は、半導体基板と、半導体基板上に設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、半導体基板内のｎウエル領域に形成され、それぞれＰ^−のオフセット領域を有する２つのＰ^＋のソース／ドレイン拡散領域とを有する、Ｐチャネル型ＭＯＳ電界効果トランジスタである。 - 特許庁

To enable the transistor to be certainly controlled by ON-OFF and a heating element to be efficiently driven by applying the invention to an ink-jet printer with a thermal manner integrating the heating element and the transistor driving the heating element and by utilizing the transistor of P channel MOS type for a switching transistor.例文帳に追加

本発明は、液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法に関し、特に発熱素子と発熱素子を駆動するトランジスタとを一体に基板上に形成したサーマル方式によるインクジェットプリンタに適用して、ＰチャンネルＭＯＳ型のトランジスタをスイッチングトランジスタに用いて、このトランジスタを確実にオンオフ制御して発熱素子を効率良く駆動することができるようにする。 - 特許庁

Since the gate insulating layers 22b and 22c are not removed simultaneously when a native oxide layer formed on the exposed surface of the underlying gate electrode layers 23b and 23c is removed, electrical short-circuit can be prevented between the gate electrodes SG and TG of a selection gate transistor and an MOS transistor and a semiconductor substrate 21.例文帳に追加

従って、後の下層ゲート電極層２３ｂ、２３ｃの露出表面に形成された自然酸化膜を除去する際にゲート絶縁層２２ｂ、２２ｃが同時に除去されることがなく、選択ゲートトランジスタ及びＭＯＳトランジスタのゲート電極ＳＧ、ＴＧと半導体基板２１との電気的ショートを防止することができる。 - 特許庁

To improve the reliability and robustness against characteristic degradation factors such as Vt variations and disturbing noises in the built-in MOS transistors in a semiconductor memory device which compares and reads the resistances of an electric fuse which is a 1st resistor element before and after it is blown out and the resistance of the reference resistor which is a 2nd resistor element.例文帳に追加

第１の抵抗素子である電気ヒューズが溶断する前後の抵抗と第２の抵抗素子であるリファレンス抵抗の抵抗との比較読み出しを行う半導体記憶装置において、内蔵するＭＯＳトランジスタのＶｔバラツキや外乱ノイズ等の特性劣化要因に対する耐性の向上および信頼性の向上を図ること。 - 特許庁

The termination structure includes: a trench 220; a MOS gate 240 formed on the sidewall of the trench 220 as a spacer; a termination structure oxide layer 245 formed so as to cover the spacer and a portion of the bottom of the second trench 220; and first and second electrodes respectively formed on the back surface and the front surface 260 of a semiconductor substrate.例文帳に追加

終端構造は、トレンチ２２０と、このトレンチ２２０の側壁にスペーサとして形成されたＭＯＳゲート２４０と、スペーサ及び第２のトレンチ２２０の底面の一部を覆うように形成された終端構造酸化層２４５と、半導体基板の背面及び表面２６０にそれぞれ形成された第１及び第２の電極とを備える。 - 特許庁

In a method of programming a MOS transistor electric fuse formed in a semiconductor well, a gate electrode and a gate insulating film formed between the gate electrode and one of source and drain regions are substantially short-circuited by applying a first voltage to the gate electrode and a second voltage which is different from the first voltage to one of the source and drain regions.例文帳に追加

半導体ウェル中に形成されたＭＯＳトランジスタ型電気ヒューズのプログラム方法において、ゲート電極に第１の電圧を印加し、ソース・ドレイン領域の一方に第１の電圧と異なる第２の電圧をかけ、ゲート電極とソース・ドレイン領域の一方との間のゲート絶縁膜のみを実質的に短絡させる。 - 特許庁

This CPU 12 selects a maximum charge current value in such a way that the product, ICHG×VSD, of the charge current ICHG and the voltage between the source and the drain VSD or the electric power value of a charging MOS transistor 4, does not exceed a predetermined reference value and sends a control command to a control unit 13 based on the selection.例文帳に追加

ＣＰＵ１２は、充電電流ＩＣＨＧとソース・ドレイン間電圧ＶＳＤの積、ＩＣＨＧ×ＶＳＤ、即ち充電用ＭＯＳトランジスタ４の電力値が所定の基準値を越えないような、最大の充電電流値を選択して、制御ユニット１３にその選択に基づく制御命令を制御ユニット１３に送る。 - 特許庁

The semiconductor device is equipped with a semiconductor substrate and a MOS-type semiconductor element formed in the element region of the semiconductor substrate while at least one corner of the element region or the end parts of the same, which are superposed on a gate electrode, are given a concentration of impurities, which is lower than those of the element region.例文帳に追加

半導体基板と、この半導体基板の素子領域に形成されたＭＯＳ型半導体素子とを具備し、前記素子領域の角部の少なくとも１つ、又は前記素子領域の、ゲ−ト電極と重なる領域の端部は、前記素子領域のそれら以外の部分よりも低い不純物濃度を有することを特徴とする。 - 特許庁

The storage battery BAt1 is in charged state, an n-type MOS transistor TN11 is turned on, and the voltage appearing at the junction between the resistor R11 and the resistor R12 is compared with a specified voltage (voltage showing the abnormal voltage) with a comparator CM11, whereby the abnormal voltage of the input terminal is detected.例文帳に追加

蓄電池ＢＡｔ１が充電状態にある場合、ｎ型ＭＯＳトランジスタＴＮ１１がオン状態に制御され、抵抗Ｒ１１と抵抗Ｒ１２との接続点に現れる電圧がコンパレータＣＭ１１で所定電圧（異常電圧を表す電圧）と比較されることにより、入力端子の異常電圧が検知される。 - 特許庁

The charge pump circuit uses positive boosting voltage 2VDD generated in a node (a) of the initial stage as gate voltage to turn on a MOS transistor which outputs high levels (VDD) of first, third and fourth clock drivers 41, 43, 51 in a positive boosting charge pump circuit 100A.例文帳に追加

本発明のチャージポンプ回路は、プラス昇圧チャージポンプ回路１００Ａにおいて、初段のノードａに生成された正の昇圧電圧２ＶＤＤを用いて、第１、第３及び第４のクロックドライバー４１，４３，５１の高レベル（ＶＤＤ）を出力するＭＯＳトランジスタをオンさせるためのゲート電圧として用いる。 - 特許庁

In a semiconductor integrated circuit device which includes an inverter circuit composed of a pMOS transistor and an n MOS transistor Q2, the threshold voltage of the transistor Q2 is made lower than the threshold of the transistor Q1 by setting the dosage of implanted ions to the units of elements and executing a multi-Vth process.例文帳に追加

ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２で構成されるインバータ回路１を含む半導体集積回路装置において、注入イオンのドーズ量を素子単位に設定してマルチＶｔｈプロセスを実行することにより、トランジスタＱ２のしきい値電圧をトランジスタＱ１のしきい値電圧よりも低くする。 - 特許庁

A memory cell 11 of this ferroelectric memory is provided with a N channel MOS transistor 12 being a selection transistor, a ferroelectric capacitor 13, a node 14 between the selection transistor 12 and the ferroelectric capacitor 13, and a resistor 15 for short-circuiting connection of the node 14 and a plate line.例文帳に追加

本発明の強誘電体メモリのメモリセル１１は、選択トランジスタであるＮチャンネルＭＯＳトランジスタ１２、強誘電体キャパシタ１３、選択トランジスタ１２と強誘電体キャパシタ１３間のノード１４、ノード１４とプレート線ＰＬ間をショートするための抵抗１５を備えている。 - 特許庁

The drain of an MOS transistor formed on a first conductivity type semiconductor substrate 1 comprises a second conductivity type first lightly doped diffusion layer 14, a second conductivity type first heavily doped diffusion layer 19, a second conductivity type first lightly doped diffusion layer 21, and second conductivity type second heavily doped diffusion layer 18 formed sequentially from the side close to a gate electrode 12.例文帳に追加

第１導電型の半導体基板１上に形成されたＭＯＳ型トランジスタのドレインが、ゲート電極１２に近い側から順に、第２導電型の第１の低濃度拡散層１４と、第２導電型の第１の高濃度拡散層１９と、第２導電型の第１の低濃度拡散層２１と、第２導電型の第２の高濃度拡散層１８とを備える。 - 特許庁

The VCO circuit 100 is equipped with: a bias circuit 101 composed of a buffer circuit B11, a P-type MOS transistor Q11, and a capacitor C11; an amplifier A11; and a resonant circuit 102 composed of an inductor L11, a variable capacitor C12, a capacitor C13 with a switch, C14, etc.例文帳に追加

上記課題を解決するために、ＶＣＯ回路１００に、バッファ回路Ｂ１１、Ｐ型ＭＯＳトランジスタＱ１１及びキャパシタＣ１１からなるバイアス回路１０１と、アンプＡ１１と、インダクタＬ１１、可変キャパシタＣ１２、及びスイッチ付きキャパシタＣ１３、Ｃ１４、・・・からなる共振回路１０２と、を備える。 - 特許庁

With the use of a mis-orientated wafer 10 with a plurality of steps 11 and terraces 12 formed by rearranged surface silicon atoms, a MOS field-effect transistor is structured with a very thin crystalline silicon dioxide film 15 which is grown epitaxially on the terrace 12 of the wafer 10 as a gate insulating film.例文帳に追加

表面シリコン原子の再配列によって形成した複数のステップ１１およびテラス１２を有するミスオリエンテーション基板１０を用いて、その基板１０のテラス１２上にエピタキシャル成長させた極薄の結晶質二酸化シリコン膜１５をゲート絶縁膜としてＭＯＳ電界効果型トランジスタを構成する。 - 特許庁

A photodiode small in junction capacity is made of an N-type epitaxial layer 6 and a P-type epitaxial layer 3, and the photodiode is surrounded by a P+-type buried isolated diffused layer 4 and a P-type isolated diffused layer 7 and electrically isolated from a signal processing circuit including a MOS structure of transistor.例文帳に追加

Ｎ型エピタキシャル層６とＰ型エピタキシャル層３とにより接合容量の小さいフォトダイオードが形成され、そのフォトダイオードが、Ｐ^+型埋め込み分離拡散層４およびＰ型分離拡散層７によって取り囲まれて、ＭＯＳ構造のトランジスタを含む信号処理回路と電気的に分離される。 - 特許庁

A charge-pump circuit comprises a couple of switching transistors TR1, TR2, capacitor C1, output capacitor Cout, timing adjustment circuit 10, CMOS inverters 1, 2 having a source terminal S of an N-channel MOS transistor respectively connected with the source terminal S of the transistors TR1, TR2 and a buffer circuit B1.例文帳に追加

チャージポンプ回路は、２個のスイッチングトランジスタＴＲ１，ＴＲ２、キャパシタＣ１、及び出力キャパシタＣｏｕｔ、タイミング調整回路１０、そのＮチャネル型ＭＯＳトランジスタのソース端子ＳがトランジスタＴＲ１，ＴＲ２のソース端子Ｓにそれぞれ接続されるＣＭＯＳインバータ１，２、及びバッファ回路Ｂ１を備える。 - 特許庁

On the basis of the resulting relationship a capacitor 12 charges and discharges a current mirror circuit 8 and a P type MOS transistor 4, to generate an output signal 'Vout'.例文帳に追加

カレントミラー回路１０を構成するＰ型ＭＯＳトランジスタ３によって、差動増幅回路７に一定電流“Ｉ_ｃｏｎｔ”を供給させながら、この差動増幅回路７によって、入力信号“Ｖ_ｉｎ”と、しきい値となる定電圧“Ｖ_Ｅ１”との大小関係を判定させるとともに、この判定関係に基づき、カレントミラー回路８、Ｐ型ＭＯＳトランジスタ４に、コンデンサ１２を放電または充電させ、出力信号“Ｖ_ｏｕｔ”を生成させる。 - 特許庁

In the booster circuit, wherein a plurality of boosting capacitors and a plurality of diodes or MOS transistors are connected in series, a circuit for limiting electric charges to be supplied to the boosting capacitors within a time frame, set in advance, is provided, thereby suppressing excessive fluctuations of the power supply voltage at the boosting start.例文帳に追加

複数個の昇圧用コンデンサと複数個のダイオード若しくはＭＯＳトランジスタが直列に接続された昇圧回路において、昇圧用コンデンサに供給する電荷量をあらかじめ設定した時間内は制限する回路を設けることで、昇圧起動時の電源電圧の過渡的な変動を抑制する。 - 特許庁

A spot plug 19 for releasing electric field concentration is provided via an insulating film 7 on a silicon substrate 1 between a gate electrode 11 and a drain plug 17 of an MOS transistor 100, and the spot plug 19 is connected to a source electrode 21 extended to the upper part of a gate electrode 11.例文帳に追加

ＭＯＳトランジスタ１００のゲート電極１１とドレインプラグ１７との間のシリコン基板１上に、絶縁膜７を介して電界集中緩和用のスポットプラグ１９が設けられており、このスポットプラグ１９は、ゲート電極２１の上方まで延ばされたソース電極２１に接続している。 - 特許庁

The reference voltage circuit includes a bias circuit part 10 for supplying a reference current having a positive temperature characteristic as a constant current to a reference voltage generation circuit part 20, and the reference voltage generation circuit part 20 for outputting an output voltage Vreg by means of MOS transistors MP4 and MP5 having a negative temperature characteristic.例文帳に追加

基準電圧回路は、正の温度特性を有する基準電流を基準電圧発生回路部２０に定電流として供給するバイアス回路部１０と、負の温度特性を有するＭＯＳトランジスタＭＰ４，ＭＰ５によって出力電圧Ｖｒｅｇを出力する基準電圧発生回路部２０とから構成されている。 - 特許庁

To provide a method for manufacturing a semiconductor device for forming a nonvolatile memory transistor and a MOS field-effect transistor on an identical semiconductor substrate capable of decreasing a fluctuation in film thickness of a top film of the nonvolatile memory with the reduced number of processes and an improved yield.例文帳に追加

不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを同一の半導体基板上に形成する半導体装置の製造方法において、工程数を削減し、歩留まりを向上させ、不揮発性メモリトランジスタのトップ膜の膜厚ばらつきを低減可能な半導体装置の製造方法を提供する。 - 特許庁

To protect an input MOS transistor without decreasing the operating speed in ordinary signal processing for the input of a second high level, limiting the operating condition of a circuit and decreasing the operating speed at the time of second high level input in a semiconductor integrated circuit to which the second level further higher than an ordinary high level is inputted.例文帳に追加

通常のハイレベルより更に高い第２のハイレベルが入力されることのある半導体集積回路において、第２のハイレベルの入力のために通常の信号処理の動作速度まで悪化させず、回路の動作条件に制約を加えず、第２のハイレベル入力時の動作速度を低下させずに、入力のＭＯＳトランジスタを保護する。 - 特許庁

To provide a frequency converter capable of reducing power consumption by employing a subharmonic system to enable the use of a low frequency LO signal and simplifying the construction of a circuit by employing a symmetric structure MOS transistor to build a mixer.例文帳に追加

サブハーモニック方式を利用して具現することによって、低周波のＬＯ信号の使用が可能になり、これにより電力消費を減らすことができ、対称構造で構成されたＭＯＳトランジスタを利用してミキサーを具現することによって、回路構成を容易にすることができる周波数変換装置を提供する。 - 特許庁

A MOS gate device manufacturing process includes a first mask 30 for continuously forming a cell body 50 and a source region 51 in the cell body 50, and a second mask for forming a center opening in the silicon surface of each cell by silicon etching and consecutively for undercutting an oxide 60 surrounding the center opening.例文帳に追加

ＭＯＳゲートデバイス製造プロセスであって、該プロセスは、セルボディ５０とセルボディ５０中のソース領域５１を連続して形成するための第１のマスク３０を有し、シリコンエッチにより各セルのシリコン表面に中央開口部８０、８１を形成し続いて中央開口部８０、８１を囲む酸化物６０をアンダーカットするための第２のマスク工程を有する。 - 特許庁

This variable capacity circuit is constituted of first and second fixed capacities 2A and 2B serially connected between the input terminals of an AC signal to be controlled and plural MOS capacities 1A and 1B with the same variable capacitive characteristics serially connected between the first and second fixed capacities 2A and 2B.例文帳に追加

本発明は、制御される交流信号の入力端の間に直列接続される第１及び第２の固定容量２Ａ、２Ｂと、第１及び第２の固定容量２Ａ、２Ｂ間に直列接続される同じ可変容量特性の複数のＭＯＳ容量１Ａ、１Ｂであって、該各ＭＯＳ容量が、印加される制御電圧に対し並列接続されたものとを備える。 - 特許庁

This magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line, the other electrode to the gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a resistor connects the gate of the transistor to the second address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続する抵抗とを備えた構成とした。 - 特許庁

A MOS transistor comprises a substrate, an active region within the substrate, an interface oxide thin film on the substrate, a WSiN_y gate dielectric thin film formed on the interface oxide thin film, and a gate separated from the active region by the WSiN_y gate dielectric thin film.例文帳に追加

本発明のＭＯＳトランジスタは、基板と、前記基板内にあるアクティブ領域と、前記基板上にある界面酸化物薄膜と、前記界面酸化物薄膜上に形成されるＷＳｉＮ_ｙゲート誘電体薄膜と、前記ＷＳｉＮ_ｙゲート誘電体薄膜によって前記アクティブ領域から分離されるゲートとを含む。 - 特許庁