「mos」に関連した英語例文の一覧と使い方(112ページ目) - Weblio英語例文検索

In an embodiment, the level conversion bus switch has a MOS transistor switch 1 controlled in conduction by a low voltage level control signal which is connected between a low voltage level signal line transmitting a low voltage level signal and a high voltage level signal line transmitting a high voltage level signal, and a pull-up resistance 2 connected between the high voltage level signal line and a high voltage power line VccB.例文帳に追加

実施形態のレベル変換バススイッチは、低電圧レベル信号が伝送される低電圧レベル信号線と高電圧レベル信号が伝送される高電圧レベル信号線との間に、低電圧レベルの制御信号により導通が制御されるＭＯＳトランジスタ型のスイッチ１が接続され、高電圧レベル信号線と高電圧電源線ＶｃｃＢとの間に、プルアップ抵抗２が接続される。 - 特許庁

Silicide layers 47a and 47b of the MOS transistor of a fuse element 11 are formed on impurity diffusion layers 46a and 46b at a predetermined distance from sidewalls 49a and 49b, respectively, and a silicide layer 47d is formed on the contact area of a gate electrode 44 so as to avoid the area of the gate electrode 44 on the a gate oxide film 43.例文帳に追加

ヒューズ素子１１のＭＯＳトランジスタのシリサイド層４７ａ、４７ｂは、サイドウォール４９ａ、４９ｂからそれぞれ所定の間隔を隔てて不純物拡散層４６ａ、４６ｂ上に形成するとともに、シリサイド層４７ｄは、ゲート酸化膜４３上のゲート電極４４上を避けるようにしてゲート電極４４上のコンタクト領域に形成する。 - 特許庁

In the semiconductor device 1, the clamp MOS transistor of an output portion of the voltage clamp type regulator generating a supply voltage of an internal power source V2 to be supplied to an internal circuit 21 is divided into a plurality of transistor units 32, which are dispersedly arranged on a wiring path of the internal power source V2 connected to the internal circuit 21 and also connected to one another in parallel.例文帳に追加

半導体装置１は、内部回路２１へ供給する内部電源Ｖ２の電源電圧を生成する電圧クランプ型レギュレータの出力部のクランプＭＯＳトランジスタが、複数のトランジスタユニット３２に分割され、この複数のトランジスタユニット３２が、内部回路２１に接続される内部電源Ｖ２の配線経路上に分散配置され、トランジスタユニット３２相互間が、並列接続されている。 - 特許庁

The method of manufacturing a semiconductor device includes: a step of forming a mask film 71 on a semiconductor layer 20; a step of forming an offset region 31 of a bipolar transistor by introducing first-conductivity-type impurities to the semiconductor layer 20 with the mask film 71 as a mask and forming an offset region 42 of a MOS transistor; and a step of removing the mask film 71.例文帳に追加

本発明に係る半導体装置の製造方法は、半導体層２０にマスク膜７１を形成する工程と、マスク膜７１をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１を形成するとともに、ＭＯＳトランジスタのオフセット領域４２を形成する工程と、マスク膜７１を除去する工程とを具備する。 - 特許庁

To provide a voltage measuring method which can effectively prevent the deterioration of a measurement accuracy when it is applied to a case where e.g. the ON-resistance of a photo-MOS relay is measured by an IC tester and when a voltage is measured, by driving a current in a state that an object to be inspected is driven by a drive source in the IC tester.例文帳に追加

本発明は、電圧測定方法に関し、例えばＩＣテスタによりフォトモスリレーのオン抵抗を測定する場合に適用して、ＩＣテスタにおいて、駆動源により検査対象を駆動した状態で、電流駆動により電圧を測定する場合に、測定精度の劣化を有効に回避することができるようにする。 - 特許庁

The battery pack 10A turns on an MOS transistor M13 when a thermistor R13 detects that the temperature of a lithium ion secondary battery 12 exceeds a predetermined temperature, and causes a voltage between an external terminal 14 to be connected to a terminal 32 and a terminal 33 of a charger 30 and an external terminal TH to be not more than a predetermined voltage, thereby stopping charging via the charger 30.例文帳に追加

電池パック１０Ａは、サーミスタＲ１３によりリチウムイオン二次電池１２の温度が所定温度を超えたことが検出されたとき、ＭＯＳトランジスタＭ１３をオンとし、充電装置３０の有する端子３２と端子３３とに接続される外部端子１４と外部端子ＴＨとの間の電圧を所定電圧以下とし、充電装置３０からの充電を停止させる。 - 特許庁

For a SOI transistor integrated circuit, in a P channel type MOS transistors Qp1, Qp2, a high potential level Vdd, for example a power supply potential is given to each source, respective body potentials are turned to variable potentials in accordance with signal inputs Vin, BVin being inverse to each other, and a control signal CS is given to each gate.例文帳に追加

ＳＯＩトランジスタ集積回路において、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２は、各ソースに高電位レベルＶｄｄ、例えば電源電位が与えられ、それぞれボディー電位を相反する信号入力Ｖｉｎ、ＢＶｉｎに応じた可変電位とし、各ゲートに制御信号ＣＳが与えられる。 - 特許庁

To provide a method for manufacturing a semiconductor device which can form a sidewall in a predetermined designed width even if an occupied area of a mask in a chip is different according to the type of a device when the sidewall of a MOS transistor is formed with a polysilicon capacity storage electrode of an already formed DRAM used as the mask by anisotropic etching in a logic circuit of a DRAM-containing system LSI.例文帳に追加

ＤＲＡＭ内蔵型システムＬＳＩのロジック回路部において、ＭＯＳトランジスタのサイドウォールを、すでに形成されているＤＲＡＭのポリシリコン容量蓄積電極をマスクとして異方性エッチングで形成する際など、マスクのチップ内占有率がデバイス品種により異なっても、サイドウォールを一定の設計幅に形成できる半導体装置の製造方法を提供する。 - 特許庁

When outputting the H level of an output signal S103 in the VDDH, the control signal S105 to be applied to the gate of the P type breakdown voltage protecting MOS transistor is obtained as a signal generated by a gate voltage generating part 104, and when outputting the H level of the output signal S103 in the VDDL, this signal is obtained as a signal in a ground level.例文帳に追加

出力信号Ｓ１０３のＨレベルをＶＤＤＨで出力する時はＰ型耐圧保護用ＭＯＳトランジスタのゲートに与える制御信号Ｓ１０５をゲート電圧発生部１０４で生成した信号とし、出力信号Ｓ１０３のＨレベルをＶＤＤＬで出力する時は接地レベルの信号とする。 - 特許庁

The D flip-flop consists of series connection of two clocked CMOS inverters and 2-input 2-output clocked CMOS inverters in place of two clocked CMOS static latch circuits each consisting of a MOS inverter, which is simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other.例文帳に追加

Ｄフリップフロップは、２つのクロックドＣＭＯＳインバータと１つのＭＯＳインバータとによりなるクロックドＣＭＯＳスタティックラッチ回路を２つ直列に接続したＤフリップフロップにおいて、互いに逆相関係にある２相クロックパルスに同期して同時にＯＮ／ＯＦＦするクロックドＣＭＯＳインバータどうしを、それぞれ、２入力２出力クロックドＣＭＯＳインバータと置換してなるものである。 - 特許庁

To prevent a window from being canceled by the effect of the offset of the operational amplifier circuit of a liquid crystal driving power supply device, which employs a window comparator made up from operational amplifier circuits, and through-put currents to flow in P and N channel MOS transistors constituting of an output buffer.例文帳に追加

オペアンプ回路１、２から成るウインドウコンパレータを用いた液晶駆動電源装置に於いて、オペアンプ回路が持つオフセットの影響でウインドウがキャンセルされ、出力バッファ５を構成するＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００に貫通電流が流れることを防止する。 - 特許庁

To propose a differential amplification circuit dramatically improving direct current gain compared with the differential amplification circuit in a conventional MOS structure and to propose a constant voltage circuit greatly improving load regulation in a structure with only a one step differential amplifier in which phase design is fairly simple.例文帳に追加

従来のＭＯＳ構成の差動増幅器に対して直流利得が飛躍的に向上する差動増幅回路を提案し、更にはその差動増幅回路を定電圧回路に利用し、位相設計が比較的容易な差動増幅器１段のみの構成でロードレギュレーションを大幅に向上させることが可能な定電圧回路を提案すること。 - 特許庁

Thus four types of MOS transistors can be formed by combining an enhancement type with a depletion type for ion implanting to control the threshold in two ion implanting steps for controlling the threshold.例文帳に追加

少なくとも２種類以上のしきい値を有する複数のＭＯＳトランジスタ領域表面にイオン注入により形成されたしきい値制御のための基板とは逆導電型の第１の不純物層を有するＭＯＳトランジスタと、前記第１の不純物層を有するＭＯＳトランジスタの内の少なくとも１種類のしきい値を有するＭＯＳトランジスタに基板と同一導電型の第２の不純物層が配置されたＭＯＳトランジスタと、第２の不純物層が配置されたＭＯＳトランジスタで構成される。 - 特許庁

To provide a CMOS imaging element capable of obviating the need of change of a processing content associated with image inversion in a signal processing section outside the CMOS imaging element when executing a process equivalent to an image inversion process by changing a read order of pixel signals from respective pixels, in a MOS imaging element arranged at a tip or the like of an endoscope insertion part for photographing an endoscope image, and to provide an endoscope device including the same.例文帳に追加

内視鏡画像を撮影するために内視鏡挿入部の先端等に配置されるＣＭＯＳ撮像素子において、各画素からの画素信号の読み出し順序を変更することによって画像反転処理に相当する処理を実行する場合に、ＣＭＯＳ撮像素子外部の信号処理部における画像反転に伴う処理内容の変更を不要にすることができるＣＭＯＳ撮像素子及び該ＣＭＯＳ撮像素子を備えた内視鏡装置を提供する。 - 特許庁

The frequency-voltage conversion circuit comprises: a differentiation circuit receiving a clock signal; a buffer circuit receiving an output from the differentiation circuit outputting it as a pulse wave; an integration circuit converting the pulse wave output by the buffer circuit to a DC voltage; and a MOS transistor receiving the clock signal at a gate terminal and having a source terminal connected to a ground terminal and a drain terminal connected to an output terminal of the differentiation circuit.例文帳に追加

周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。 - 特許庁

For example, by receiving a signal amplified and latched by the first latch circuit by the second latch circuit, and then electrically disconnecting the first and second latch circuits by use of the transmission control section 4905, it becomes possible to amplify and latch a signal received by the second latch circuit in the second latch circuit and utilize the output signal, simultaneously with regulating body potentials by applying a step waveform voltage 5003 to MOS transistors 4901 constituting the first latch circuit.例文帳に追加

例えば、第１のラッチ回路によって増幅・ラッチされた信号を第２のラッチ回路で受けて、その後に伝達制御部４９０５を用いて、第１、第２のラッチ回路を電気的に切り離すことで、第１のラッチ回路を構成するＭＯＳ型トランジスタ４９０１にステップ波形電圧５００３を印加してボディ電位を整えると同時に、第２のラッチ回路受けた信号を、第２のラッチ回路で増幅・ラッチ動作させ、その出力信号を利用することが可能となる。 - 特許庁

The semiconductor device having a trench isolation structure is constituted by forming at least one well region and an MOS type transistor at the high power supply voltage circuit part, and a carrier capturing region composed of a silicon region whose crystallinity is broken by argon ion implantation of high energy or the like and a region into which heavy metal such as gold is implanted is formed and disposed at an end of a well region so as to prevent a latch-up.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部にラッチアップを防止するために高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域を形成し、配置する。 - 特許庁

An output from a single-phase amplifier circuit 20, to which an output from a differential amplifier circuit 10 is input, is input to a clamp circuit 41 using a source follower consisting of an N channel MOS transistor MN5, and the charging time of the capacitance Cp can be shortened narrowing a necessary charging voltage width without providing a new constant voltage source, by limiting an input of the single-phase amplifier circuit 20 using the clamp circuit 41.例文帳に追加

差動増幅回路１０の出力が入力される単相増幅回路２０の出力をＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワによるクランプ回路４１に入力し、当該クランプ回路４１により単相増幅回路２０の入力を制限することにより、新たに定電圧源を設けることなく必要な充電電圧幅を狭めて容量Ｃｐの充電時間を短くすることができる。 - 特許庁

Consequently, the ON control voltage between the gate and source of the MOS transistor T4 in a charge pump circuit 10 has a constant level of Vcc2+|Vo|=VBE+Vcc1 regardless of variation of the output voltage Vo.例文帳に追加

電圧調整回路４０に正電圧Ｖcc1を供給すると、第２電源ライン５の電位Ｖcc2は、出力電圧Ｖｏ≧−Ｖ_ＢＥのとき、正電圧Ｖcc1の電位レベル、Ｖｏ＜−Ｖ_ＢＥのとき、Ｖcc2＝Ｖcc1-(|Ｖｏ|-Ｖ_ＢＥ)で示される電位、Ｖｏ＝−Ｖcc1のとき、Ｖ_ＢＥの電位レベルと、出力電圧Ｖoの変化に追随し、チャージポンプ回路１０のＭＯＳトランジスタＴ４のゲート・ソース間のオン制御電圧はＶcc2+|Ｖｏ|＝Ｖ_ＢＥ+Ｖcc1と、出力電圧Ｖoの変化に関わらず一定となる。 - 特許庁

In the method for evaluating a boron doped silicon wafer by measuring the breakdown voltage characteristics of an oxide film using an MOS capacitor formed therein, a state not irradiated with light and a state irradiated with light are formed at least the measuring electrode part, the breakdown voltage characteristics of the oxide film are measured under respective states and the measurements are compared thus evaluating a boron doped wafer.例文帳に追加

ボロンドープシリコンウェーハにＭＯＳキャパシタを形成し、該ＭＯＳキャパシタを用いて酸化膜耐圧特性を測定することにより前記ボロンドープシリコンウェーハを評価する方法であって、前記ＭＯＳキャパシタの少なくとも測定電極部に光を照射しない状態と光を照射した状態とをそれぞれ形成し、光照射の有無のそれぞれの状態において前記酸化膜耐圧特性の測定を行い、光照射の有無のそれぞれの状態の測定結果を比較することにより前記ボロンドープシリコンウェーハを評価するようにした。 - 特許庁

An impurity (boron), which is of the same conductivity type as the impurity used for adjusting the threshold voltage, is implanted into the boundary region between the channel region of the MOS transistor and the isolation region, so as to form a boron-implantated layer 105.例文帳に追加

シリコン基板１０１にシリコン酸化膜で素子分離領域（ＳＴＩ）１０８を形成し、このＳＴＩ１０８で区画される素子形成領域にしきい値電圧調整のための不純物を導入し、かつ前記素子形成領域内にチャネル領域を有するＭＯＳトランジスタを形成する工程を含む半導体装置の製造方法において、前記ＭＯＳトランジスタのチャネル領域の素子分離領域との境界領域に、しきい値電圧調整のための不純物と同一導電型の不純物（ボロン）を注入してボロン注入層１０５を形成する。 - 特許庁

Voltage between the gate and back gate being applied to the MOS variable capacity element D1, D2 is controlled by adjusting the gain of the voltage control circuit 13 and switching the voltage division ratio in the resistance voltage division circuit Ra, Rb, Rc, Rd through a switch SW1, SW2, SW3.例文帳に追加

ＶＣＸＯ１０のＭＯＳ型可変容量素子Ｄ1、Ｄ２のゲート端には電圧制御回路１３で外部制御電圧Ｖｃをゲインコントロールした出力ＶAFCを印加し、バックゲート端には前記電圧制御回路１３出力を分圧比が可変の抵抗分圧回路Ra〜Rdで分圧した電圧を印加し、前記電圧制御回路１３のゲインの調整と、切換器ＳＷ１、ＳＷ２、ＳＷ３による抵抗分圧回路Ra、Rb、Rc、Rdにおける分圧比の切換えによって、ＭＯＳ型可変容量素子Ｄ1、Ｄ２に加わるゲート・バックゲート間電圧を制御する。 - 特許庁

A size relation of current flowing in a MOS transistor QN1 of a discrimination object, which constitutes the drive inverter DI or the feedback inverter FI, with respect to current flowing in the current source I1 is discriminated based on presence or absence of inversion of a data value held in the latch node a1.例文帳に追加

データ保持回路は、ドライブインバータＤＩとフィードバックインバータＦＩの巡回的接続からなるラッチ回路と、ラッチ回路の少なくとも１つのラッチノードａ１に接続された電流源Ｉ１とを備え、ドライブインバータＤＩまたはフィードバックインバータＦＩを構成している判別対象ＭＯＳトランジスタＱＮ１に流れる電流の電流源Ｉ１に流れる電流に対する大小関係を、ラッチノードａ１に保持されているデータ値の反転の有無に基づいて判別するように構成されている。 - 特許庁

When ions are injected into a channel area so as to suppress short-channel effects, one or both of depletion NMOS transistor 4 and an enhanced NMOS transistor 5 constituting the depletion MOS reference voltage circuit are shielded by a mask to prevent impurity ions from being injected into them, and consequently one or both of the depletion NMOS transistor 4 and enhanced NMOS transistor 5 do not have a punch-through stopper layer.例文帳に追加

チャネル領域に短チャネル効果を抑制するためのイオン注入をおこなう際に、デプレッションＭＯＳ基準電圧回路を構成するデプレッション型ＮＭＯＳトランジスタ４およびエンハンスメント型ＮＭＯＳトランジスタ５の一方または両方をマスクによって遮蔽してそれらに不純物イオンが注入されるのを防ぎ、それによってそれらデプレッション型ＮＭＯＳトランジスタ４およびエンハンスメント型ＮＭＯＳトランジスタ５の一方または両方がパンチスルーストッパー層を有しない構成とする。 - 特許庁

The semiconductor device is characterized by comprising a semiconductor substrate and a p-channel MOS transistor provided on the semiconductor substrate, the transistor including a first gate insulating film 106 including Hf, a second insulating film 108 provided on the first insulating film and including aluminum oxide and silicon oxide, and a first metal silicide gate electrode 109 provided on the second gate insulating film.例文帳に追加

半導体装置は、半導体基板と、前記半導体基板上に設けられたｐチャネルＭＯＳトランジスタであって、Ｈｆを含む第１のゲート絶縁膜１０６と、前記第１のゲート絶縁膜上に設けられ、アルミニウム酸化物とシリコン酸化物とを含む第２のゲート絶縁膜１０８と、前記第２のゲート絶縁膜上に設けられた第１の金属シリサイドゲート電極１０９とを含む前記ｐチャネルＭＯＳトランジスタとを具備してなることを特徴とする。 - 特許庁

A light detector is provided with a photodiode whose anode is connected to a reference voltage, an initialization MOS transistor connected between the cathode of the photodiode and a first power supply voltage for setting the cathode as the first power supply voltage in an initialization phase, and a means for setting the cathode of the photodiode as a saturation voltage near the reference voltage just before the initialization phase for measuring the voltage of the cathode of the photodiode.例文帳に追加

光検出器は、アノードを基準電圧に接続した光ダイオードと、光ダイオードのカソードと第１供給電圧の間に接続されて該カソードを初期化フェーズの間第１供給電圧に設定する初期化ＭＯＳトランジスタと、該光ダイオードのカソードの電圧を測定するための、該光ダイオードのカソードを初期化フェーズの直前に前記基準電圧に近い飽和電圧に設定する手段を有する。 - 特許庁

This semiconductor device is equipped with a MOS transistor, formed on a semiconductor layer provided on an embedded insulating film 2 on the semiconductor substrate 1, where a contact hole 23 is brought into contact with the substrate 1 penetrating through the embedded insulating film 2, a plug 40 is filled into the contact hole 23, and a wiring layer 44 is formed on the plug 40 and connected to a ground voltage Vss1.例文帳に追加

半導体基板１上の埋め込み絶縁膜２上に形成される半導体層３上にＭＯＳトランジスタが形成される半導体装置において、前記埋め込み絶縁膜２を貫通して前記基板１上にコンタクトするコンタクト孔２３と、このコンタクト孔２３内に埋め込まれたプラグ４０と、このプラグ４０上に形成され、接地電圧Ｖｓｓ１に接続される配線層４４とを有することを特徴とする。 - 特許庁

When a metal wiring layer connected with a gate layer is formed above the gate layer in order to transmit an electric signal to the gate layer of a MOS transistor formed in a functional circuit region adjacent to the cell formation region of an SRAM memory cell, the metal wiring layer is arranged in a layer different from a wordline layer formed above the gate layer at a metal damascene process using a second metal damascene process.例文帳に追加

ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。 - 特許庁

This flat display device has a plurality of electric field emission type cathodes K, a high voltage electrode which fixedly supplies an intense electric field forms a Schottky barrier which makes possible electrons being emitted from the cathodes K to the surfaces of the cathodes K, a two dimensional MOS gate array which controls electron emission from the cathodes K, and a phosphor layer which glows by impacts of electrons selectively emitted from the cathodes K.例文帳に追加

複数の電界放出型カソードＫと、その複数のカソードＫの表面に、その複数のカソードＫからの電子放射を可能にし得るショットキーバリアを形成する強電界を固定的に与える高圧電極と、複数のカソードＫに接続され、その複数のカソードＫからの電子の放射の有無を制御する２次元ＭＯＳゲートアレイと、複数のカソードＫから選択的に放出された電子の衝撃によって、光輝せしめられる蛍光体層Ｐとを有する。 - 特許庁

A ferroelectric nonvolatile memory 80 includes a plurality of memory cells 70 each composed of a MOS or MIS transistor 50 formed from a gate electrode 13 through a predetermined insulating film 12 on a predetermined semiconductor wafer 11 and a pair of ferroelectric capacitors 60 each composed of the gate electrode 13, a ferroelectric thin film 17 formed on the gate electrode 13 and an upper electrode layer 16 formed on the ferroelectric thin film 17.例文帳に追加

強誘電体不揮発性メモリ８０は、所定の半導体基板１１上において、所定の絶縁膜１２を介してゲート電極１３形成されてなるＭＯＳ型又はＭＩＳ型のトランジスタ５０と、ゲート電極１３、このゲート電極１３上に形成された強誘電体薄膜１７、及び強誘電体薄膜１７上に形成された上部電極層１６で構成される一対の強誘電体キャパシタ６０とから構成される、複数のメモリセル７０を含んでいる。 - 特許庁

A bipolar transistor and a field effect transistor (especially a MOS transistor) are formed on the same substrate.例文帳に追加

バイポーラトランジスタと電界効果トランジスタ（特にＭＯＳトランジスタ）を同一基板上に形成する半導体装置の製造方法において、半導体基板１上の全面に絶縁膜１６を形成する工程と、ＭＯＳトランジスタ部分の絶縁膜１６に開口を設け、開口底部にゲート絶縁膜２２を形成する工程と、少なくともＭＯＳトランジスタを被覆するレジスト２３を形成する工程と、バイポーラトランジスタ部分の絶縁膜１６にＲＩＥを行い、開口側壁に高分子膜を堆積させながら開口を設ける工程と、前記高分子膜を除去する工程と、バイポーラトランジスタおよびＭＯＳトランジスタの開口内に導電体層２４を形成する工程とを有する半導体装置の製造方法。 - 特許庁