「multi-clock」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The multi-rate clock signal extractor 112 as the invention includes an optical pulse compression unit 20, a light modulation unit 50, and a clock signal/feedback signal generating unit 100.例文帳に追加

この発明のマルチレートクロック信号抽出装置112は、光パルス圧縮部20と、光変調部50とクロック信号/帰還信号生成部100を具えて構成される。 - 特許庁

To achieve transfer of multi-channel data in a MOST (media-oriented system transport) network, while eliminating the need for a clock/command generating circuit that generates I2S-bit clock, or the like.例文帳に追加

Ｉ２Ｓビットクロックを生成するクロック／コマンド生成回路などを不要としながら、ＭＯＳＴネットワークでのマルチチャネルデータの転送を実現する。 - 特許庁

To realize bit strip detection and clock detection simultaneously with a single mark in multi-value recording.例文帳に追加

多値記録で１つのマークでビットスリップ検出とクロック検出とを同時に行うことができるようにする。 - 特許庁

Reference frame generating sections 111, 112 generate a multi- frame synchronously with a clock CLK and a pulse P.例文帳に追加

基準フレーム生成部１１１，１１２は、クロックＣＬＫおよびパルスＰに同期したマルチフレームを生成する。 - 特許庁

To provide a clock distribution method and a semiconductor integrated circuit which can distribute multi-layer clocks with low skew.例文帳に追加

低スキューの多層クロックを分配できるクロック分配方法及び半導体集積回路を提供する。 - 特許庁

To provide a multi-port memory of a clock synchronizing system which can perform random access, which respect to a multi-port memory, having plural random access ports.例文帳に追加

本発明は、複数のランダムアクセスポートを有するマルチポートメモリに関し、ランダムアクセス可能なクロック同期式のマルチポートメモリを提供することを目的とする。 - 特許庁

To provide a data synchronization circuit, where data can be outputted synchronously with a clock signal without the need for a data strobe signal, a transmission clock and a reception clock and to provide a multi-bank memory unit which includes the synchronization circuit.例文帳に追加

データストローブ信号、伝送クロック及び受信クロックを必要とせずにクロック信号に同期するデータを出力できるデータ同期化回路及びこれを含むマルチバンクメモリ装置を提供すること。 - 特許庁

In a reception device 1, a multi-phase sampling clock signal is generated by a sampling clock signal generation circuit 40 based on a clock signal subjected to phase adjustment by a phase adjusting circuit 50.例文帳に追加

受信装置１では、位相調整回路５０により位相調整されたクロック信号に基づいて、サンプリングクロック信号生成回路４０により、多相のサンプリングクロック信号が生成される。 - 特許庁

To provide a clock supply control system capable of easily and automatically designing a gated clock, with which the characteristics of minimizing a clock skew and suppressing increase in the signal delay of an enable signal are satisfied, in a short time in gated clock design under the control of a multi- input/multi-stage enable buffer.例文帳に追加

多入力・多段のイネーブルバッファで制御されたゲーテッドクロック設計において、クロックスキューの最小化及びイネーブル信号の信号遅延増加を抑制するという特性を満たすゲーテッドクロック設計を容易且つ短時間で自動的に行うことができるクロック供給制御方式を提供すること。 - 特許庁

To provide a time error compensation device for compensating the time error between a transmitter sample clock inside a multi-carrier transmitter and a receiver sample clock inside a multi-carrier receiver.例文帳に追加

マルチキャリア送信機内の送信機サンプルクロックとマルチキャリア受信機（ＲＸ１、ＲＸ２）内の受信機サンプルクロック（ＣＬＫ）との間の時間誤差（ε、Δｋ）を補償する時間誤差補償装置（ＴＣＯＭＰ）を提供すること。 - 特許庁

To provide a method and a device for executing a two-layer thread state multi-threaded support by a high clock rate.例文帳に追加

高クロック・レートによる二層スレッド状態マルチスレッド化サポートを実施する方法および装置を提供すること。 - 特許庁

A fast multi-level image preparation system can be provided in real time, synchronizing with the pixel clock by this configuration.例文帳に追加

上述した構成により、画素クロックに同期したリアルタイムで高速な多値画像作成システムを提供できる。 - 特許庁

In one embodiment, a multi gigabit transfer (MGT) port of a field programmable gate array is locked on an external clock.例文帳に追加

一実施形態では、フィールドプログラマブル・ゲート・アレイのマルチギガビット・トランスファー（ＭＧＴ）ポートが、外部クロックにロックされる。 - 特許庁

The skew control circuit 10 includes a delay circuit 30 which outputs a clock delaying the clock CK1 as the clock CK2, and a delay control circuit 20 which receives a clock CK3, corresponding to any one of the multi-phase clocks and controls the delay time of the clock CK2, with respect to the clock CK1 so as to phase match those of the clocks CK1 and CK3.例文帳に追加

スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 - 特許庁

By multi-dropped connection of the clock, the clock can be made common, and reduction in the number of terminals and an EMI (Electro-Magnetic Interference) countermeasure can be promoted, compared with a case where a large number of clocks are supplied.例文帳に追加

またクロックをマルチドロップ接続することによりクロックを共通化でき、クロックを多数供給する場合に比べ端子数削減、ＥＭＩ対策となる。 - 特許庁

To facilitate the analysis of a clock supply path in a logical circuit and reduce the labor in clock synthesis to provide the creation of a logical circuit having unintended multi-stage logic.例文帳に追加

論理回路のクロック供給経路の解析を容易にし、クロック合成の際の手間を削減して、意図しない多段の論理を持つ論理回路の作成を防止する。 - 特許庁

OUTPUT CIRCUIT, INPUT CIRCUIT, ELECTRONIC CIRCUIT, MULTIPLEXER, DEMULTIPLEXER, WIRED OR CIRCUIT, WIRED AND CIRCUIT, PULSE PROCESSING CIRCUIT, MULTI-PHASE CLOCK PROCESSING CIRCUIT, AND CLOCK MULTIPLICATION CIRCUIT例文帳に追加

出力回路、入力回路、電子回路、マルチプレクサ、デマルチプレクサ、ワイヤードＯＲ回路、ワイヤードＡＮＤ回路、パルス処理回路、多相クロック処理回路およびクロック逓倍回路 - 特許庁

Using the modulated clock signal having fluctuation in the frequency for the reference clock flats an EMI spectrum and the need for using a ferrite core and a multi-layered board can be eliminated.例文帳に追加

基準クロックに周波数の揺らぎを有する変調クロックを用いることにより、ＥＭＩスペクトルを平坦化でき、かつフェライトコアや多層基板を用いる必要がない。 - 特許庁

To provide a clock generator that gives a sub system clock not affected by an AFC function in a multi-system that has a main system affected by the AFC function and the sub system receiving a system clock from the main system.例文帳に追加

ＡＦＣ機能の影響を受けるメインシステムとそれからシステムクロックを受けるサブシステムを有するマルチシステムにおいて、ＡＦＣ機能の影響を受けないサブシステム用クロックを得るクロック生成装置を提供する。 - 特許庁

To provide a clock generation circuit which can generate a multi-phase clock signal having a stable phase difference without depending on the characteristics of a power source voltage and circuit elements, and to provide a step-up voltage circuit using the clock generation circuit.例文帳に追加

電源電圧及び回路素子の特性に依存せず、安定した位相差を持つ多相のクロック信号を生成可能なクロック生成回路及びこのクロック生成回路を用いた昇圧回路を実現する。 - 特許庁

The non-overlap amount of multi-phase clock signals CK22t and CK22b at a slow operation function module 4A is made larger than that of multi-phase clock signals CK11t and CK11b at a fast operation function module 3A.例文帳に追加

低速動作機能モジュール（４Ａ）における多相クロック信号（ＣＫ２ｔ，ＣＫ２２ｂ）のノンオーバラップ量を高速動作機能モジュール（３Ａ）における多相クロック信号（ＣＫ１１ｔ，ＣＫ１１ｂ）のノンオーバラップ量よりも大きくする。 - 特許庁

To provide a ring oscillator capable of generating CML level clock signals, which is oscillated by a plurality of buffers having a cross-coupled structure, and to provide a multi-phase clock correction circuit capable of generating a multi-phase clock signal with a desired frequency and predetermined phase differences by correcting reference phase clock signals.例文帳に追加

クロスカップル構造を有する複数のバッファを備えて発振し、ＣＭＬレベルのクロック信号を生成することのできるリング発振器を提供し、また、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供する。 - 特許庁

Then, an analog PLL 15 is provided to divide the frequency of a clock 202 including jitters selected by the clock selection circuit 4 from the multi-phase clock of the digital PLL 16 by a frequency dividing circuit 9-3 and employ the resultant frequency division clock 402 as the control voltage 400 of the VCXO 11 via an LPF (low-pass filter) 12.例文帳に追加

そして、ディジタルＰＬＬ１６の多相クロックからクロック選択回路４にて選択されたジッタ含むクロック２０２を、分周回路９−３にて分周し、この分周クロック４０２をＬＰＦ１２を介してＶＣＸＯ１１の制御電圧４００とするようなアナログＰＬＬ１５を設ける。 - 特許庁

A semiconductor integrated circuit is provided which is characterized in including a plurality of latch circuits (11-18) each outputting a second clock signal resulting from frequency-dividing a first clock signal and making the first clock signal into a multi-phase signal having two or more phases.例文帳に追加

第１のクロック信号を分周し、かつ２相以上に多相化した第２のクロック信号を出力する複数のラッチ回路（１１〜１８）を有することを特徴とする半導体集積回路が提供される。 - 特許庁

To provide a semiconductor memory device, capable of shortening the period for development by providing a clock synchronous DRAM in multi- bank configuration, while utilizing a clock asynchronous DRAM.例文帳に追加

クロック非同期型ＤＲＡＭを利用して、多バンク構成のクロック同期型ＤＲＡＭを実現することにより、開発期間の短縮化を可能とする半導体記憶装置を提供すること。 - 特許庁

To provide a multi-port memory device adaptable to a plurality of input/output ports different in clock frequency and different in phase.例文帳に追加

異なるクロック周波数及び異なる位相で複数からの入力に対応することが可能なマルチポートメモリを提供すること。 - 特許庁

To reduce a number of charging and discharging of wiring between chips per one clock cycle to reduce a consumption power without using multi power sources, such as a multi potential transmission, and without using a high speed clock or a high speed delay control required for the pulse width modulation data transmission system.例文帳に追加

多電位伝送のような多電源を用いず、かつ、パルス幅変調データ伝送方式で必要とされる高速クロックあるいは高速遅延制御を用いず、１クロックサイクルあたりのチップ間配線充放電回数を減らして消費電力を削減する。 - 特許庁

To provide a data processing apparatus capable of outputting an image signal corresponding to multi-valued image data without raising a clock frequency.例文帳に追加

多値の画像データに対応した画像信号をクロック周波数を高めることなく出力可能なデータ処理装置を提供する。 - 特許庁

The multi-valued data can be expressed by outputting the image signal ϕ3 of a pulse width corresponding to data of a higher resolution than that of the clock signal even if the frequency of the clock signal is not raised.例文帳に追加

これにより、クロック信号の周波数を高めなくても、クロック信号よりも高い分解能のデータに対応したパルス幅の画像信号φ３を出力し、多値データを表現することができる。 - 特許庁

To provide a technology for generating a restoring clock signal using a multi-mode clock data recovery (CDR) circuit meeting requirements of flexible ranged operating frequency F and continuous identical codes CID.例文帳に追加

柔軟なレンジの動作周波数Ｆならびに連続同一符号ＣＩＤ要件に対応するマルチモードクロックデータリカバリ（ＣＤＲ）回路を使用して復元クロック信号を生成するための技術を提供する。 - 特許庁

The phase adjustment quantity of the clock signal in the phase adjusting circuit 50 is set so that a delay time since the multi-phase sampling clock signal is generated by the sampling clock signal generation circuit 40 until the sampling timing is instructed by the sampling clock signal in the sampler block circuit 30_n can be offset.例文帳に追加

位相調整回路５０におけるクロック信号の位相調整量は、サンプリングクロック信号生成回路４０において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路３０_ｎにおいて該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定される。 - 特許庁

The frequency-divided complementary clock signals are inputted to the complementary voltage-controlled delay element array and the phase of complementary output signals from the complementary voltage-controlled delay element array is compared with that of the frequency-divided complementary clock signals, thereby outputting the equiphase multi-phase clock signals synchronized with the input clock.例文帳に追加

この分周された相補クロック信号を電圧制御ディレイ素子列に入力し，電圧制御ディレイ素子列からの相補出力信号を分周された相補クロック信号と位相比較することで前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。 - 特許庁

To provide a semiconductor device for clock generator, a system board, and a multi-phase clock generating circuit in which stable operations of a circuit is made possible and an output clock signal of a uniform duty ratio is obtained by generating a clock signal with a frequency-divided output smaller than or equal to a decimal point of an oscillation frequency of a VCO.例文帳に追加

ＶＣＯの発振周波数の小数点以下の分周出力によりクロック信号を生成して回路の安定動作を可能とし、また均等なデューティ比の出力クロック信号を得ることができるクロックジェネレータ用の半導体装置、システムボード、多相クロック発生回路を提供する。 - 特許庁

A transmission side LSI 2 is provided with a synthesis means 4 for synthesizing a multi-value logic signal from a clock signal and a data signal synchronized with the clock signal, and a receiver side LSI 3 is provided with a demultiplex means 5 for demultiplexing the multi-value logic signal transmitted from the transmitter side LSI into the original clock signal and the original data signal.例文帳に追加

送信側ＬＳＩ２には、クロック信号と該クロック信号に同期したデータ信号とを多値論理信号に合成する合成手段４が設けられており、送信側ＬＳＩ３には、受信側ＬＳＩより送信される該多値論理信号を元のクロック信号と元のデータ信号とに分離する分離手段５が設けられている。 - 特許庁

The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.例文帳に追加

同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁

A clock control signal is outputted (S3) to one of the multi- media cards, to which the relative address is assigned from a multi-media controller 50, the switch of a clock line which is connected to the card is turned on (S4) and further a relative address assignment instruction is transferred to the card to assign (S7) the relative address.例文帳に追加

マルチメディアカードコントローラ50から相対アドレスを割り当てようとする何れか一つのマルチメディアカードにクロック制御信号を出力して(S3)、このカードに結合されたクロックラインのスイッチをオンさせ(S4)、さらに相対アドレスの割り当て命令をこのカードに転送して、相対アドレスを割りあてる(S7)。 - 特許庁

MULTI-MODE LATCH TIMING CIRCUIT, LOGIC CIRCUIT, METHOD OF OPERATING THE LOGIC CIRCUIT, AND METHOD OF REDUCING CLOCK POWER REQUIRED BY THE LOGIC CIRCUIT例文帳に追加

マルチモードラッチタイミング回路、ロジック回路、ロジック回路を動作させる方法、および、ロジック回路により必要とされるクロック電力を低減する方法 - 特許庁

To provide a dial for multi-spindle clocks that can satisfactorily maintain processability and at the same time, has decorative property, and to provide a clock having the dial.例文帳に追加

加工性を良好に維持でき、かつ、装飾性も優れた多軸時計用の文字板およびこの文字板を備えた時計を提供すること。 - 特許庁

To provide a duty cycle correction circuit that is capable of exchanging data on both edges of rise and fall of the clock by correcting duty error of the input clock signal by using a multi phase signal generator.例文帳に追加

入力クロック信号のデューティーエラーをマルチ位相信号発生器を利用して補正させることにより、クロックのライジング及びフォーリングの両エッジでデータを取り交わすことができるデューティーサイクル補正回路を提供する。 - 特許庁

In accordance with a reference timing clock MCLK generated by the multi-output clock generating circuit 110, the timing signal generating circuit 105 generates a plurality of timing signals for controlling operation of the CCD sensor 104.例文帳に追加

タイミング信号回路１０５は、多出力クロック生成回路１１０により生成された基準タイミングクロックＭＣＬＫに従い、ＣＣＤセンサ１０４の動作を制御するための複数のタイミング信号を発生する。 - 特許庁

The rate multi-prescaler 1 divides the source oscillation clock supplied from the oscillation circuit 100 at a frequency rate based upon a frequency-division set value among multiple frequency division rates corresponding to the number of constitution bits of the rate multi-prescaler 1.例文帳に追加

レートマルチ・プリスケーラ１は、発振回路１００から供給された原振クロックを、レートマルチ・プリスケーラ１の構成ビット数に応じた複数の分周比のうち分周設定値に基づく分周比でもって分周する。 - 特許庁

To provide a synchronous oscillator, clock recovery apparatus, clock distribution circuit and multi-mode injection circuit capable of correctly executing edge detection even when edge positions of clock signals or reception data signals are fluctuated, thereby achieving increased transfer rates and low power consumption.例文帳に追加

クロック信号や受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行え、転送レートの高速化および低消費電力化を実現することが可能な同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路を提供する。 - 特許庁

This semiconductor integrated circuit has delay elements 21-26 for generating a plurality of delay clock signals (inCLK1-inCLK3) whose phases are different by delaying a basic clock signal (inCLK0) generated inside in multi-stages and a multiplexer 27 for successively selecting and outputting the basic clock signal (inCLK0) and one of those delay clock signals (inCLK1- inCLK3), incorporated therein.例文帳に追加

内部で発生される基本クロック信号（ｉｎＣＬＫ０）を多段に遅延し位相が異なる複数の遅延クロック信号（ｉｎＣＬＫ１〜ｉｎＣＬＫ３）を生成する遅延素子２１〜２６と、基本クロック信号（ｉｎＣＬＫ０）および複数の遅延クロック信号（ｉｎＣＬＫ１〜ｉｎＣＬＫ３）の中の一つを順々に選択し、出力するマルチプレクサ２７とが内蔵される。 - 特許庁

Thus, the receiver (50) is able to provide inter-asynchronous chip communication in a multi-chip super-conductor circuit having low input currents without using any external RF clock.例文帳に追加

受信機（５０）は、外部ＲＦクロックを用いることなく、低入力電流を有するマルチチップ超伝導回路間の非同期チップ間通信を提供する。 - 特許庁

To provide a clock data recovery circuit of an interpolator type capable of corresponding to multi-rate data without increasing the bandwidth of an interpolator circuit.例文帳に追加

インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。 - 特許庁