「multi-clock」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To provide an adaptive receiver capable of maintaining stable clock generation and timing control function, even when code-code interference is produced due to multi-path fading.例文帳に追加

マルチパスフェージングによって符号間干渉が生じた場合においても、安定したクロック再生と、タイミング制御機能とを維持出来る、適応受信器を提供する。 - 特許庁

A digital camera includes a CCD sensor 104, a multi-output clock generating circuit 110 for generating a plurality of clocks, a timing signal generating circuit 105, and a control section 121.例文帳に追加

デジタルカメラは、ＣＣＤセンサ１０４、複数のクロックを生成可能な多出力クロック生成回路１１０、タイミング信号発生回路１０５、および制御部１２１を備える。 - 特許庁

To provide a data transfer device capable of multi-cycling data transfer without having an effect on the final waveform so as not to take a path where setup time is the greatest common divisor of periods of two clock periods.例文帳に追加

２つのクロック間でのデータ転送のセットアップ時間がこれらクロック周期の最大公約数となると、そのデータ転送がクリティカルパスになる可能性が高い。 - 特許庁

In a multi-level transmission scheme, a data part uses a mapping system using full values, and in a header part, data transmission is performed in a frame structure using a mapping system multiplexing a clock.例文帳に追加

多値伝送方式において、データ部では全値を用いたマッピング方式を用い、ヘッダ部ではクロックを多重したマッピング方式を用いたフレーム構造でデータ伝送を行う。 - 特許庁

At the reproduction of data recorded by a multi-level, the peak level position of an MO signal obtained by reproducing a recording mark is detected and multi-level data are discriminated on the basis of the phase difference between the leading edge of the reference clock and the peak level position of the MO signal.例文帳に追加

このようにして多値記録されたデータの再生は、記録マークを再生して得られたＭＯ信号のピークレベル位置を検出し、基準クロックの立上りエッジとＭＯ信号のピークレベル位置との位相差に基づいて多値データを判別する。 - 特許庁

A pulsewidth shaping circuit 102 of a clock/data recovery circuit 1 generates second multi-phase clocks CLK0-CLK9 of which the duty ratio is about 5-α:5+α in response to first multi-phase clocks CLK'0-CLK'9 of which the duty ratio is about 5:5 during high and low periods.例文帳に追加

クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。 - 特許庁

The semiconductor memory chip constituting the multi-chip package comprises a cell array, a register having sector information to be erased, an address clock driver generating simultaneously an address clock signal in multi-chip respectively, a counter generating successively addresses, a core driver performing erasing operation for the sector, and a control circuit controlling these components.例文帳に追加

マルチチップパッケージを構成する半導体メモリチップは、セルアレイと、消去するセクタ情報を有するレジスタと、マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、アドレスを順次に発生するカウンタと、該当セクタに対する消去動作を実行するコアドライバと、これら構成要素を制御する制御回路とを含む。 - 特許庁

The single-bit adder 10 directly adds two ΔΣ-modulated one-bit signals x1(n) and x2(n) with an operation clock which is twice as fast as a sampling clock Fs without converting them into multi-bit signals, and outputs the addition result as a one-bit signal z(n).例文帳に追加

シングルビット加算器１０は、サンプリングクロックＦｓの２倍の動作クロックで２個のΔΣ変調された１ビット信号ｘ_１（ｎ），ｘ_２（ｎ）を多ビット信号に変換することなく直接加算し、この加算結果を１ビット信号ｚ（ｎ）として出力する。 - 特許庁

Inside a transmission line, variable delay circuits 203 and 213 capable of controlling delay time on multi-stages are provided so that data sent synchronously with the clock signal of a transmitting side unit 100 can be rightly fetched synchronously with the clock signal of a receiving side unit 200.例文帳に追加

送信側ユニット１００のクロック信号に同期して送出されたデータを、受信側ユニット２００のクロック信号に同期して正しく取り込まれるように、多段に遅延時間を制御可能な可変遅延回路２０３、２１３を伝送路中に設ける。 - 特許庁

To match a sampling clock frequency at a repeater side to a sampling clock frequency at a transmission apparatus side even when an interference wave component (sneaked path wave component, multi-path component) is superposed on a reception signal at the repeater of an SFN system.例文帳に追加

ＳＦＮ方式の中継装置において、受信信号に干渉波成分（回り込み波成分、マルチパス成分）が重畳されているときでも、中継装置側のサンプリングクロック周波数を送信装置側のサンプリングクロック周波数に合わせることができるようにする。 - 特許庁

A clock/data generation circuit 104 generates a regenerative clock RCLK and regenerative data RDATA in response to either a plurality of sampling signals Sample_Φ0 to 9 or the received data signal RXDATA, the plurality of phase select signals and the second multi-phase clocks.例文帳に追加

クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 - 特許庁

A reference clock is generated from a wobble signal which is obtained from a light reflection signal by the wobble groove and the light emission timing of a laser is controlled to change the shift amount of each recording mark position concerning the leading edge of the reference clock in accordance with multi-level recording data.例文帳に追加

ウォブル溝による光反射信号から得られたウォブル信号から基準クロックを生成し、基準クロックの立上りエッジに対する各記録マーク位置のシフト量を多値記録データに対応させて変化させるようにレーザの発光タイミングを制御する。 - 特許庁

A DLL circuit 20 uses a phase comparator 32, a charge pump 33 and a loop filter 34 to generate a control voltage V_CTRL for controlling the delay quantities of VCDL circuits 21-25 on the basis of a clock signal CKA1 of a first phase and a clock signal CKA5 of a fifth phase in a first multi-phase clock PLLCK.例文帳に追加

ＤＬＬ回路２０は、位相比較器３２、チャージポンプ３３及びループフィルタ３４を用いて第１の多相クロックＰＬＬＣＫのうちの第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５とに基づいて各ＶＣＤＬ回路２１〜２５の遅延量を制御するための制御電圧Ｖ_ＣＴＲＬを生成する。 - 特許庁

To obtain a stable symbol clock by a small operation amount even in a multi-valued FSK (Frequency Shift Keying) demodulated signal when sampling the FSK demodulated signal and regenerating demodulated data from an amplitude value of obtained symbol data.例文帳に追加

ＦＳＫ復調信号をサンプリングし、得られたシンボルデータの振幅値から復調データを再生するにあたって、多値でも少ない演算量で安定したシンボルクロックを得る。 - 特許庁

To accomplish a timing synchronization circuit which is capable of accomplishing characteristics, applicable to multi-level QAM and with simple configuration, even if a clock oscillator of which the frequency stability is not so high, is used.例文帳に追加

周波数安定度がそれほど高くないクロック発振器を用いても、多値ＱＡＭに適用可能な特性を実現でき、かつ構成が簡易なタイミング同期回路を実現する。 - 特許庁

To improve synchronous characteristics of reference carrier sampling clock reproduction and to improve the pull-in characteristic of an AGC circuit on an orthogonal multi-carrier signal modulation/demodulation device, especially in a demodulator.例文帳に追加

直交マルチキャリア信号変復調装置に係り、特に復調器における基準キャリア・サンプリングクロック再生の同期特性の改善とＡＧＣ回路の引込み特性の改善に関する。 - 特許庁

Thus, a synchronizing operation on condition of being operated by a multi-master is also performed while being operated by a single master and lowering of the clock rate brought by wiring load capacity is prevented.例文帳に追加

これにより、マルチマスタで動作することを前提とする同期動作がシングルマスタで動作する状態においても行われ、配線負荷容量がもたらすクロックレートの低下が防止される。 - 特許庁

To provide a simulation device for verifying a clock-synchronized logic circuit including an N cycle multi-cycle path by a simple method in the initial stage of circuit design.例文帳に追加

Ｎサイクルのマルチサイクルパスを含んだクロック同期の論理回路の検証を、回路設計初期段階で簡単な方法で実施することができるシミュレーション装置を提供することを課題とする。 - 特許庁

To provide a multi-input data synchronization circuit that synchronously extracts input data from an asynchronous duplex circuit and avoids missing of data on the basis of a slight difference between clock frequencies of both systems.例文帳に追加

非同期２重化回路からの入力データを同期して取り出す多入力データ同期回路において、両系のクロック周波数の微差に基づくデータの欠落を回避する。 - 特許庁

To provide a digital phase locked loop(PLL) circuit that causes no hazard to an output clock of the PLL when a delay output lead-out position of unit delay elements in multi-stage connection is changed.例文帳に追加

デジタルＰＬＬ回路において、多段接続された単位遅延素子の遅延出力引き出し位置を変更する時にＰＬＬ出力クロックにハザードが発生しないようにする。 - 特許庁

To perform highly accurate reproduction of multi-level recording by obtaining error information indicating an offset of a reproduced signal, a variation in amplitude, and a deviation of a reproduced clock of the reproduced signal, without reducing a user area.例文帳に追加

ユーザ領域を狭めることなく、再生信号のオフセット、振幅変動、および、再生信号の再生クロックのずれを示す誤差情報を得て、確度の高い多値記録の再生を行う。 - 特許庁

To provide a multi-track recorder in whic a relevance between files can be known by utilizing the time stamp of the file, without providing a RTC (real-time clock) complicating a device configuration.例文帳に追加

マルチトラックレコーダにおいて、装置構成を複雑化するＲＴＣを設けることなく、ファイルのタイムスタンプを利用してファイル間の関連性が判るようにすることを目的とする。 - 特許庁

To enable generating a reproduced clock by detecting phase error information without inserting a special recording pattern for phase error detection into a recording area in reproducing multi-value information.例文帳に追加

多値情報再生において、記録領域に位相誤差検出用の特別な記録パターンを挿入することなく、位相誤差情報を検出し、再生クロックの生成を可能とする。 - 特許庁

METHOD AND DEVICE OF GENERATING INFORMATION CLOCK, METHOD AND DEVICE OF EXPOSING ORIGINAL DISK OF OPTICAL DISK, CLV MULTI-VALUE RECORDING METHOD FOR DEVICE OF EXPOSING ORIGINAL DISK OF OPTICAL DISK, CLV MULTI-VALUE RECORDING METHOD FOR OPTICAL DISK DRIVE, OPTICAL DISK DRIVE, FORMAT OF OPTICAL DISK MEDIA, AND REPRODUCING METHOD OF MULTI-VALUE INFORMATION OF OPTICAL DISK MEDIA AND CLV FORMAT例文帳に追加

情報クロックの生成方法，情報クロックの生成装置，光ディスク原盤露光方法，光ディスク原盤露光装置のＣＬＶ多値記録方法，光ディスク原盤露光装置，光ディスクドライブ装置のＣＬＶ多値記録方法，光ディスクドライブ装置，光ディスクメディアにおけるフォーマット，光ディスクメディアおよびＣＬＶフォーマットの多値情報の再生方法 - 特許庁

This device includes an RTL(register transfer level) timing analysis part 102 which analyzes the circuit description of RTL and detects a multi-cycle path candidate whose delay covering its start point through end point exceeds a clock cycle or not and a check part 103 which collates the multi-cycle path candidate with the multi-cycle path/false path that is designated for analyzing the gate level timing.例文帳に追加

ＲＴＬ（レジスタ・トランスファ・レベル）の回路記述を解析して、開始点から終了点までの遅延がクロック周期を越えているマルチサイクルパス候補を検出するＲＴＬタイミング解析部１０２と、マルチサイクルパス候補と、ゲートレベルのタイミング解析のために指定されるマルチサイクルパス指定・フォールスパス指定とを突き合わせて比較するチェック部１０３とを具備する。 - 特許庁

To realize a circuit which restrains the number of elements from increasing, and makes constant the duty ratio of an output equiphase multi-phase clock signal independently of the duty ratio of an input clock signal, while restraining the circuit area on a semiconductor substrate and the power consumption from increasing.例文帳に追加

素子数の増加を極力抑え，半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にすることが可能な回路を実現すること。 - 特許庁

The imageing device is composed so that output of a multi-channel division area sensor is digitized, a PLL for multiplying a pixel clock of the area sensor is provided to both of a substrate on the area sensor side and a substrate on the main side, and an image signal digitized by using the multiplied clock is serially transmitted between the substrates.例文帳に追加

多チャンネル分割エリアセンサの出力をデジタル化し、エリアセンサ側基板とメイン側基板との双方に当該エリアセンサの画素クロックを逓倍するＰＬＬを具備し、前記基板間を、当該逓倍したクロックを用いてデジタル化した画像信号をシリアル伝送することを特徴とする撮像装置。 - 特許庁

Synchronously with a vertical synchronizing signal generated by the timing signal generating circuit 105, the control section 121 switches a frequency of the reference timing clock MCLK generated by the multi-output clock generating circuit 110 to a corresponding frequency among a plurality of preset different frequencies.例文帳に追加

制御部１２１は、タイミング信号発生回路１０５が発生する垂直同期信号に同期して、多出力クロック生成回路１１０が生成する基準タイミングクロックＭＣＬＫの周波数を、予め設定されている異なる複数の周波数のうちの対応する周波数に切り換える。 - 特許庁

This DMT(discrete multi-tone) MODEM 600 for receiving a signal transmitted from a transmitter is configured to select a signal used at the time of synchronizing a clock 506 of the DMT MODEM with a clock of the transmitter based on the rate of a signal received from the transmitter and noise.例文帳に追加

送信機から送信された信号を受信するＤＭＴ（ＤｉｓｃｒｅｔｅＭｕｌｔｉ−Ｔｏｎｅ）モデム６００であって、前記送信機から受信した信号の信号対雑音比に基づいて、前記ＤＭＴモデムのクロック５０６を前記送信機のクロックに同期化するときに用いる信号を選択する。 - 特許庁

A game machine is provided with a random number clock generating circuit 14 which generates a random number clock, a random number counter 13 which counts the random value from the random number clock generated while outputting a carryout signal each time a countable maximum value is reached, and a monostable multi-vibrator 133 which gets the carryout signal input and the clock abnormal signal output when the carryout signal is not input for a predetermined time.例文帳に追加

乱数クロックを発生させる乱数クロック発生回路１４と、発生した乱数クロックに基づき乱数値をカウントするとともに、カウント可能な最大値に達する毎にキャリーアウト信号を出力する乱数カウンタ１３と、キャリーアウト信号が入力されるとともに、当該キャリーアウト信号が所定時間入力されないときにクロック異常信号を出力する単安定マルチバイブレータ１３３と、を備える構成としてある。 - 特許庁

Through the configuration above, since the multiplexer Bj reaches a state of selecting one input signal for the (n+1) period of the clock, a large settling time is not a problem and the multi-input analog/digital converter can employ inexpensive multiplexers.例文帳に追加

この構成によると、マルチプレクサＢ_ｊはクロックのｎ＋１周期の間１つの入力信号を選択している状態となるので、そのセトリングタイムは大きくてよく、安価なマルチプレクサが利用できる。 - 特許庁

To provide a D/A converter which does not require a high clock like a PWM for converting multi-valued gradation to one binary signal and does not require high accuracy in a D/A conversion circuit.例文帳に追加

多値の階調を１つの２値信号に変換するＰＷＭの様に高いクロックを必要とせず、またＤ／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置を提供すること。 - 特許庁

To provide a radio wave receiver with a simple configuration capable of saving the power consumption and receiving a multi-frequency without the need for making the configuration of a reception circuit complicated and to provide a radio wave clock.例文帳に追加

受信回路構成を複雑化することなく、簡単な構成で、且つ、消費電力も節約することができる多周波受信が可能な電波受信装置及び電波時計を提供すること。 - 特許庁

As a feature of this invention, a pulse compression unit for adjusting a half-value width of pulse time waveform of an optical pulse signal 19, which is entered in the multi-rate clock signal extractor 112, is provided.例文帳に追加

この装置の特徴は、マルチレートクロック信号抽出装置に入力された光パルス信号19のパルスの時間波形の半値幅を調整するためのパルス圧縮部が具えられている点である。 - 特許庁

A multi-stage logic gate is so designed as to have a 1st stage 300 which uses traditional dynamic logic gate design and a 2nd stage 400 which includes a new self-clock dynamic logic gate.例文帳に追加

多重ステージ論理ゲートは、伝統的なダイナミック論理ゲート設計を利用する第１ステージ３００と、新しい自己クロック式ダイナミック論理ゲートを含む第２ステージ４００を有する形に設計される。 - 特許庁

To obtain a VCO phase test circuit capable of easily measuring and evaluating a phase difference between output clock signals in a VCO having multi-phase outputs by using a simple tool or measuring instrument.例文帳に追加

簡便な冶具や計測器を用いて多相出力を有するＶＣＯにおける出力クロック信号間の位相差を容易に測定、評価することができるＶＣＯ位相テスト回路を実現する。 - 特許庁

To materialize a D/A converting device for making it unnecessary to provide any high clock like a PWM which converts multi-level gradation into one binary signal, and also for making it unnecessary to provide any high precision for a D/A converting circuit.例文帳に追加

多値の階調を１つの２値信号に変換するＰＷＭの様に高いクロックを必要とせず、またＤ／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置を提供すること。 - 特許庁

A semiconductor device includes a data input circuit and a data output circuit connected to a plurality of data input/output terminals, where at least one of the data input circuit and the data output circuit fetches data in response to multi-phase clock signals having different phases to be timing signals for fetching data, and adjusts a valid range for fetching data to be substantially uniform for each of the multi-phase clock signals.例文帳に追加

複数のデータ入出力端子に接続されたデータ入力回路とデータ出力回路とを備えた半導体装置であって、データ入力回路あるいはデータ出力回路の少なくとも一方が、データを取り込むタイミング信号となる位相の異なる多相クロック信号によりデータを取り込み、データを取り込む有効範囲が多相クロック信号ごとにほぼ均一になるように調整する。 - 特許庁

A state latch section 2 sequentially latches the latched state as past and present states on the basis of a timing of the dynamic clock, a state comparison/change detection section 3 compares the past state with the present state to provide an output of a multi-value level synchronizing signal that is synchronized with the dynamic clock depending on the match-mismatch and difference of the states.例文帳に追加

状態保持部２は保持された状態を動作クロックのタイミングで過去と現在の状態として順次保持し、状態比較・変化検出部３は前記過去と現在の状態の比較を行い状態の一致、不一致及び差分により動作クロックに同期した多値レベルの同期信号を出力する。 - 特許庁

To provide a servo amplifier which attains low electric power consumption by operating a control CPU on a latest clock frequency in which control time falls in predetermined time, and to provide a multi-axis servo system using it, and a control method.例文帳に追加

制御時間が所定時間内に入る最も遅いクロック周波数で制御ＣＰＵを動作させて低消費電力にしたサーボアンプとそれを使用した多軸サーボシステムと制御方法を提供する - 特許庁

The input terminal of each node 20 is also provided with a stub for correcting skew by shifting the phase of a clock signal and adjusting time delay and a phase division coupler for generating a multi-phase signal.例文帳に追加

また、同じく各ノード２０，２０…の入力端には、クロック信号の位相をシフトさせ時間遅延を調整することによりスキューの補正を行うスタブ、多相信号を生成する分相カプラが備えられている。 - 特許庁

To provide a multi-beam image forming device by which the deviation of the write-in position of plural light beams in a main scanning direction is highly accurately maintained even though the delay time of a delay picture element clock signal is fluctuated and whose image quality is improved.例文帳に追加

遅延画素クロック信号の遅延時間が変動しても、複数の光ビームの書込位置の主走査方向へのずれを高い精度で維持することができ、画質を向上させたマルチビーム画像形成装置を提供する。 - 特許庁

To provide a digital terrestrial broadcasting signal transmission method and an apparatus therefor for suppressing deterioration in an IFFT clock caused by multi-stage relaying and further suppressing deterioration in channel quality due to the effect of fading or the like.例文帳に追加

本発明は、多段中継によるＩＦＦＴクロックの劣化を抑制でき、かつ、フェージング等の影響による回線品質の劣化を抑制できる地上デジタル放送信号伝送方法及びその装置を提供することを目的とする。 - 特許庁

To provide a multi-rate compatible clock data recovery (CDR) circuit which requires one CDR circuit for a dual-rate PON system and includes an interface connected with a higher layer in a system that uses different bit rates.例文帳に追加

デュアルレートＰＯＮシステムにおけるクロック・データリカバリ回路を１つのクロック・データリカバリ回路の構成で実現し、かつ、双方のビットレートのシステムにおける上位層との接続インターフェースを備えたマルチレート対応のクロック・データリカバリ回路を提供する。 - 特許庁

The window width of data can be made uniform by individually adjusting the multi-phase clock signals that are input or output timing signals, and thus characteristics of the semiconductor device can be improved.例文帳に追加

本発明によれば、入力あるいは出力タイミング信号である多相クロック信号を個別に調整することにより、データのウィンドウ幅を均一にすることができるため、半導体装置の特性を改善することができる。 - 特許庁