「n-p-n transistor」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The n-type diffusion layer 110a is selectively formed just under the p-type diffusion layer 111a as the top gate, and becomes a channel layer of the junction field effect transistor 151.例文帳に追加

トップゲートとなる前記Ｐ型拡散層１１１ａの直下に選択的に形成された前記Ｎ型拡散層１１０ａは接合型電界効果トランジスタ１５１のチャネル層となる。 - 特許庁

The MOS transistor PQ includes a gate electrode 21, a collector electrode 23, a drain electrode 24, an N-type impurity region 12a and P-type impurity regions 19a and 19b.例文帳に追加

ＭＯＳトランジスタＰＱは、ゲート電極２１と、コレクタ電極２３と、ドレイン電極２４と、Ｎ型不純物領域１２ａと、Ｐ型不純物領域１９ａおよび１９ｂとを含んでいる。 - 特許庁

For the other MOS transistors, a second p-type MOS transistor 1PNH (a gate electrode 2N has an n-type semiconductor film) which can be operated more rapidly than the first type is used.例文帳に追加

その他の箇所には、第１のタイプよりも高速動作が可能な第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨ（ゲート電極２ＮはＮ型半導体膜を有する）が用いられている。 - 特許庁

In order to decrease the number of sheets of mask, an ion implantation mask (photoresist layer 8) for regulating the threshold voltage of an N-channel MOS transistor is also used in ion implantation for forming a P-type well region.例文帳に追加

マスク枚数を削減するために、Ｎチャネル型ＭＯＳトランジスタのしきい値電圧調節用イオン注入とＰ型ウエル領域形成用イオン注入を同一のマスク（ホトレジスト層８）を用いて行うことに着目した。 - 特許庁

To provide a method of manufacturing a semiconductor device which is suitable for controlling the deterioration of threshold voltage and refresh characteristic of a transistor formed on the p-well surrounded by the n-well among the triple wells.例文帳に追加

三重ウェルのうちｎウェルに取り囲まれるｐウェル上に形成されたトランジスタのしきい電圧及びリフレッシュの特性低下を抑制するのに適した半導体素子の製造方法を提供する。 - 特許庁

In a process for manufacturing a field effect transistor composed of a group III nitride semiconductor, an n-type GaN layer 2 and a p-type GaN layer 3 are formed on a substrate 12.例文帳に追加

III族窒化物半導体からなる電界効果トランジスタの製造工程において、まず、基板１２の上にｎ型ＧａＮ層２およびｐ型ＧａＮ層３が形成される。 - 特許庁

An electronic circuit provides a conductive back surface electrode, insulator layers on the conductive back surface electrode, and a bipolar transistor comprising semiconductor layers of an n-type or a p-type material on the insulator layers.例文帳に追加

電子回路は、導電性背面電極と、導電性背面電極の上の絶縁体層と、絶縁体層の上のｎ型またはｐ型材料の半導体層とを含むバイポーラ・トランジスタを備える。 - 特許庁

The source/drain of the sense field-effect transistor is formed as an embedded doping layer (e.g. N+ in a P-type doped substrate) formed, prior to the formation of a polysilicon floating gate and a control gate.例文帳に追加

センス電界効果トランジスタのソース／ドレインは、ポリシリコン浮遊ゲート及びコントロールゲートの形成前に形成される埋込ドーピング層（例えば、Ｐ型にドーピングされた基板中のＮ＋）から形成される。 - 特許庁

To provide a junction type group III nitride transistor configured to be fabricated without regrowing a p-type semiconductor and a low-concentration n-type semiconductor.例文帳に追加

ｐ型半導体および低濃度ｎ型半導体の再成長を行うことなく作製可能な構造を有する接合型III族窒化物トランジスタを提供する。 - 特許庁

A cell drain potential generating circuit 3 is composed of one P-channel transistor 111, six N-channel transistors 112, 113, 114, 115, 116, 117, and a delay circuit 5.例文帳に追加

セルドレイン電位発生回路３は，１個のＰチャネル型トランジスタ１１１，６個のＮチャネル型トランジスタ１１２，１１３，１１４，１１５，１１６，１１７，および遅延回路５から構成されている。 - 特許庁

The amplifying transistor 1 is stabilized by using a resistance component of the diode 2A and a desired high-frequency signal is passed by the P-N junction capacity of the diode 2A.例文帳に追加

ダイオード２Ａの抵抗成分を利用して増幅トランジスタ１の安定化が図られ、且つダイオード２ＡのＰＮ接合容量により、所望の高周波信号を通過させることができる。 - 特許庁

Thereafter, a semiconductor region or transistor containing an n-type region which stores electric charges generated by photoelectric conversion is formed in the p-type epitaxial layer 10 and, in addition, a wiring layer 36 is formed on the layer 10.例文帳に追加

その後、ｐ型エピタキシャル層１０に、光電変換により発生する電荷を蓄積するｎ型領域を含む半導体領域やトランジスタを形成し、さらに、ｐ型エピタキシャル層１０上に配線層３６を形成する。 - 特許庁

A first light 46 having a wavelength which produces a light excitation current is cast by applying a bias voltage in the range wherein a p-n junction constituting a transistor inside the semiconductor device 42 is not in its conduction state by a voltage source 43.例文帳に追加

半導体装置４２内のトランジスタを構成するｐｎ接合が導通状態にならない範囲のバイアス電圧を電圧源４３により印加して、光励起電流を生じさせる波長の第１の光４６を照射する。 - 特許庁

A certain pixel is provided with a P channel TFT (Thin-Film Transistor) 116p connected with a gate electrode to a scanning line 112a and an N channel TFT116n connected with a gate electrode to a scanning line 12b.例文帳に追加

ある画素は、走査線１１２ａにゲート電極が接続されるＰチャネルＴＦＴ１１６ｐと、走査線１１２ｂにゲート電極が接続されるＮチャネルＴＦＴ１１６ｎを備え、ている。 - 特許庁

Consequently, the area of the p-n junction determining the source-drain dielectric strength is nearly the same as before and the output capacity of the MOS transistor does not increase.例文帳に追加

その結果、ソース・ドレイン間耐圧を決定するＰＮ接合の面積は、従来とほぼ同一となり、ＭＯＳトランジスタの出力容量は増加しない。 - 特許庁

Charge is extracted from an N well dispersion part 102d of a P channel transistor 102 at the time of output by a charge extraction circuit 101 operated by a control signal.例文帳に追加

制御信号により動作する電荷引き抜き回路１０１によって出力時にＰチャネルトランジスタ１０２のＮウエル拡散部１０２ｄから電荷を引き抜く。 - 特許庁

The (n) MOS transistors 101-104 different in threshold are connected in series and inserted between the power sources 500 and 504 in series to a (p) MOS transistor further.例文帳に追加

しきい値が異なるｎ型ＭＯＳトランジスタ１０１〜１０４を直列に接続し、更に、ｐ型ＭＯＳトランジスタと直列にして電源５００、５０４間に挿入する。 - 特許庁

The light-receiving element is a lateral junction type photodiode, and an n-layer or a p-layer included in the light-receiving element is formed while overlapping with the first transistor.例文帳に追加

また、受光素子は横型接合タイプのフォトダイオードであり、受光素子が有するｎ層又はｐ層と、第１のトランジスタとが重なって形成されている。 - 特許庁

A gate electrode 16 is formed on a P-type silicon layer 12 of an SOI substrate via gate insulating film 15, an n+ type source region 13 and a drain region 14 are formed, and a MOS transistor is formed.例文帳に追加

ＳＯＩ基板のｐ型シリコン層１２に、ゲート絶縁膜１５を介してゲート電極１６が形成され、ｎ^+型ソース領域１３及びドレイン領域１４が形成されて、ＭＯＳトランジスタが作られる。 - 特許庁

A p-type diffusion layer is locally formed between an n-type source/drain diffusion layers of an NMOS transistor having a conventional type drain structure.例文帳に追加

コンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタのＮ型ソース・ドレイン拡散層の間に局所的にＰ型拡散層を形成する。 - 特許庁

An electrically connectable charge transmission part is provided in response to mode transition between an n-well and a p-well, wherein a transistor constituting a CMOS logic circuit is formed.例文帳に追加

ＣＭＯＳ論理回路を構成するトランジスタが形成されるＮウエルとＰウエルとの間を、モード遷移に応答して、電気的に結合可能な電荷転送部が設けられる。 - 特許庁

A junction field effect transistor 20 comprises an n-type semiconductor layer 1 including a channel region, a buffer layer 3 formed on the channel region, and p^+ regions 4a and 4b formed on the buffer layer 3.例文帳に追加

接合型電界効果トランジスタ２０は、チャネル領域を有するｎ型の半導体層１と、チャネル領域の上に形成された緩衝層３と、緩衝層３の上に形成されたｐ^+領域４ａ，４ｂとを備えている。 - 特許庁

The LDMOS transistor includes an n-type epitaxial layer formed on a p-type substrate and an asymmetric conductive spacer which acts as its gate.例文帳に追加

LDMOSトランジスタはｐ型基板上に形成されたｎ型エピタキシャル層と、LDMOSトランジスタのゲートとして機能する非対称導体スペーサとを備える。 - 特許庁

To monolithically integrate a thermoelectric conversion element, and at least one of a photoelectric conversion element, and a transistor or diode, or to suppress interference between a p-type thermoelectric conversion portion and an n-type thermoelectric conversion portion.例文帳に追加

熱電変換素子と、光電変換素子とトランジスタまたはダイオードとの少なくとも一方と、をモノリシックに集積化すること、または、ｐ型熱電変換部とｎ型熱電変換部とが干渉を抑制すること。 - 特許庁

With this structure, a channel region is efficiently arranged to suppress occurrence of parasitic currents in the P-type diffusion layer, thereby preventing fluctuation in on-resistance value of an N-channel MOS transistor 1.例文帳に追加

この構造により、効率的にチャネル領域が配置され、Ｐ型の拡散層での寄生電流の発生が抑制され、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動が防止される。 - 特許庁

Here, since an oxide film acts as a protective film, an n-type well 9 and a p-type well 10 of the active region of the MOS transistor will not be etched excessively.例文帳に追加

このとき、図４における酸化膜７ｃ，７ｄが保護膜としてはたらくため、ＭＯＳトランジスタの活性領域であるｎ型のウェル９およびｐ型のウェル１０は過度にエッチングされない。 - 特許庁

Optional one of the inverter circuits 102 comprises a P-channel transistor 112 and three N-channel transistors 114, 116, 118 formed on a board.例文帳に追加

任意の１つのインバータ回路１０２は、基板上に形成された１つのＰチャネルトランジスタ１１２と３つのＮチャネルトランジスタ１１４、１１６、１１８とで構成されている。 - 特許庁

An injection step using high energy and a small amount of dose is added, thus providing the method for manufacturing the field effect transistor, where the capacity at a p-n junction part between a source and/or the drain and the substrate is reduced.例文帳に追加

高いエネルギー及びわずかなドーズ量を用いた注入ステップを追加することによって、ソース及び／又はドレインと基板との間のｐｎ接合部容量が減少した電界効果トランジスタの製造方法を提供する。 - 特許庁

The donor diffusing regions 21 and 20 are stacked to form an N-type well 19 constituting a channel region of the P-type MOS transistor 7.例文帳に追加

ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。 - 特許庁

A transistor gate 40 is made to cover a CMOS n-type well region 80 and a CMOS p-type well region 70 within a silicon substrate 10.例文帳に追加

トランジスタ・ゲート（４０）がシリコン基板（１０）中のＣＭＯＳｎ形ウエル領域（８０）およびＣＭＯＳｐ形ウエル領域（７０）を覆って形成される。 - 特許庁

A gate of a P-channel MOS transistor (TR) 3 and a gate of an N-channel MOS TR 4 are respectively connected to the output terminal of the output CMOS inverter 2.例文帳に追加

出力ＣＭＯＳインバータ２の出力端子には、ＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ４のゲートがそれぞれ接続されている。 - 特許庁

In a PMOS transistor, a p-type active region 122 is formed so as to be overlapped on the partial region of an n-type active region 121 in the width direction of a line.例文帳に追加

ＰＭＯＳトランジスタにおいて、ｐ型活性領域１２２が、ラインの幅方向においてｎ型活性領域１２１の一部の領域と重なるように形成される。 - 特許庁

Afterwards, the heavily-doped source/drain regions of the N-channel MOS and the P-channel MOS are formed and an MOS transistor in a high withstand voltage/LDD structure is formed.例文帳に追加

その後、ＮチャネルＭＯＳとＰチャネルＭＯＳとの高不純物濃度ソース・ドレイン領域を形成して、高耐圧・ＬＤＤ構造のＭＯＳトランジスタを形成する。 - 特許庁

To provide a method of designing a semiconductor device capable of easily optimizing the threshold voltage of an enhancement n-type MIS transistor in which the conducive type of a gate electrode is p-type, and to provide a manufacturing method thereof.例文帳に追加

ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を簡単に最適化できるようにした半導体装置の設計方法及びその製造方法を提供する。 - 特許庁

To make it possible to handle a specified region as a floating diffused layer, without depending upon the on-off control of the gate of a transistor in a semiconductor device constituted into a structure, wherein a plurality of regions, such as n-type regions and a p-type region, are provided on a semiconductor substrate.例文帳に追加

ｎ型やｐ型といった複数の領域を備えてなる半導体装置において、特定の領域をトランジスタのゲートのオン／オフによらずに浮遊拡散層として取り扱い得るようにする。 - 特許庁

One end of a resistor R_T,m for transfer is connected to wiring L_T,m for transfer and the other end is connected to potential for turning on the transistor T_2 for transfer included in each pixel part P_m,n in the m-th row of the photodetection part 10.例文帳に追加

転送用抵抗器Ｒ_Ｔ,ｍは、転送用配線Ｌ_Ｔ,ｍに一端が接続され、受光部１０の第ｍ行の各画素部Ｐ_ｍ,ｎに含まれる転送用トランジスタＴ_２をオンし得る電位に他端が接続される。 - 特許庁

When the organic field effect transistor is turned OFF, a reverse bias is applied to a pn junction interface between the n-type organic semiconductor film 3_1n and the p-type organic semiconductor film 3_2p to widen a depletion layer, so that a leakage current can be more reduced than usual.例文帳に追加

オフ時にはｐ形有機半導体膜３_２ｐとｎ形有機半導体膜３_１ｎとのｐｎ接合界面に逆バイアスがかかって空乏層が広くなるので、従来に比べて漏れ電流を低減できる。 - 特許庁

To form a high-performance J-FET element in a simple manufacturing process by a method, wherein an N-channel J-FET element is formed in a P-type well region and the element is formed, using in common each region of an NPN transistor.例文帳に追加

Ｐウェル領域内にＮチャネル型のＪ−ＦＥＴ素子を形成し、且つＮＰＮトランジスタの各領域を共用して形成することにより、高性能のＪ−ＦＥＴ素子を簡素な製造工程で形成すること。 - 特許庁

This parasitic current suppresses the ON operation of a parasitic transistor, including a substrate 14, an N-type embedded layer 16, and a P-type embedded layer 18, thus preventing a leakage current toward the substrate 14.例文帳に追加

そして、基板１４、Ｎ型の埋込層１６、Ｐ型の埋込層１８から成る寄生トランジスタのオン動作を抑止し、基板１４へのリーク電流が防止される。 - 特許庁

Thereby since the potential of an N well dispersion part 602d of a P channel transistor 602 can be made the power source voltage at the time of the output, the input and output circuit can be realized without lowering the current capability due to the back bias effect.例文帳に追加

これにより出力時にはＰチャネルトランジスタ６０２のＮウエル拡散部６０２ｄの電位を電源電圧にすることができるので、バックバイアス効果による電流能力の低下のない入出力回路を実現できる。 - 特許庁

When the voltage at the point P becomes higher than that at the base terminal of the transistor T1 for driving, a current flows in a direction C as shown in the figure through the N type MOS switch 11.例文帳に追加

Ｐ点の電圧が駆動用トランジスタＴ１のベース端子よりも高くなると、Ｎ型ＭＯＳスイッチ１１を介して図示のＣ方向に電流が流れる。 - 特許庁

P-channel MOS transistors 11, 13, 15, and 17, and N-channel MOS transistors 21, 23, 25 and 27 respectively comprise one transistor, two, four and eight transistors connected in parallel.例文帳に追加

Ｐチャネル型ＭＯＳトランジスタ１１、１３、１５、及び１７並びＮチャネル型ＭＯＳトランジスタ２１、２３、２５、及び２７は、どちらもトランジスタが各々１個、２個、４個、及び８個互いに並列に接続されている。 - 特許庁

On the other hand, an amplifier circuit consisting of cascode-connected n-channel transistors (M12, M16), (M13, M17) functions as a feedforward path having characteristics of a wide dynamic range of low gain and a wide band, using the p-channel transistor M24, M23 as a load.例文帳に追加

一方、カスコード接続されたＮｃｈトランジスタ(M12,M16),(M13,M17)からなる増幅回路は、ＰｃｈトランジスタM24,M23を負荷とし、低利得で広帯域、広ダイナミックレンジの特性を有するフィードフォワード・パスとして機能する。 - 特許庁

According to this structure, the P-type diffusion layers 18-20 and the N-type diffusion layers 22, 23 are formed with high positional accuracy, the width wb1 of a base region is narrowed, and a horizontal-type PNP transistor having a high breakdown voltage is formed.例文帳に追加

この構造により、Ｐ型の拡散層１８〜２０、Ｎ型の拡散層２２、２３が位置精度良く形成され、ベース領域幅Ｗｂ１が狭められ、高耐圧の横型ＰＮＰトランジスタが形成される。 - 特許庁

The noninverting buffer has an N-channel MOS transistor(TR) and a P-channel MOS TR, and source of the TRs are connected in common.例文帳に追加

同相バッファは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有し、相互のトランジスタのソースが共通に接続されている。 - 特許庁