「n-p-n transistor」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

Each terminal G of the n-channel MOS transistor NT1 and the p-channel MOS transistor PT1 is connected in common, and clock signals CLK, /CLK where the phases are inverted virtually are applied to its common junction and the terminal of capacitor CP1.例文帳に追加

ｎチャネルトＭＯＳトランジスタＮＴ１及びｐチャネルＭＯＳトランジスタＰＴ１の各ゲート端子Ｇは共通接続され、その共通接続点とキャパシタＣＰ１の端子とに互いに位相の反転したクロック信号ＣＬＫ，／ＣＬＫが印加される。 - 特許庁

In a power-on-reset device generating a signal at the time of the power rise of a power source unit, an output means 1 notifies that a value of a power voltage VDD has reached to a sufficient value for operating a P-channel MOS transistor Mp and an N-channel MOS transistor Mn.例文帳に追加

電源装置の電源立ち上がり時に信号を発生するパワーオンリセット装置において、電源電圧ＶＤＤの値がＰチャネルＭＯＳトランジスタＭｐとＮチャネルＭＯＳトランジスタＭｎが動作可能となる値になったことを知らせる出力手段１を有する。 - 特許庁

A photodiode 12 is formed on a P-type silicon substrate 11 with an N-type epitaxial layer 14 as its cathode zone and a P-layer 30 formed thereon as its anode zone through a process same as that of an npn transistor 12.例文帳に追加

シリコンのＰ型基板11の上に形成されたフォトダイオード12は、Ｎ型エピタキシャル層14をカソード領域、その上に形成されたＰ層30をアノード領域として、ＮＰＮトランジスタ13と同じプロセスでＰ型基板11上に形成される。 - 特許庁

The shading layer 12 is arranged at a position overlapped on at least a channel region of the semiconductor layer on a lower layer side of the semiconductor layer composing the thin film transistor, connected over all pixels P(1, 1) to P(M, N) and has an electrically connected pattern.例文帳に追加

遮光層１２は薄膜トランジスタを構成する半導体層の下層側で半導体層の少なくともチャネル領域に重なる位置に配置され、遮光層１２が全ての画素Ｐ（１，１）〜Ｐ（Ｍ，Ｎ）にわたって連結され電気的に接続されたパターンを有していることを特徴とする。 - 特許庁

The arrangement concentration of dummy active regions 11 in a p-type well 3 is relatively low, making a stress to be applied on a p-type active region 5 relatively small and hence preventing a decline in driving current of the n-channel type MOS transistor.例文帳に追加

Ｐウエル３側におけるダミー活性領域１１の配置密度は比較的低くなっており、Ｐ型の活性領域５に及ぶ応力は比較的小さく、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。 - 特許庁

The differential amplifier circuit is composed of P channel type transistors 1 and 2 of constant current sources, P channel type transistors 3 and 4 in which gates are applied with voltages Vin- and Vin+ of differential inputs, and an N channel type transistor 7 of an output stage.例文帳に追加

定電流源のＰチャネル型トランジスタ１、２と、差動入力の電圧Ｖｉｎ−、Ｖｉｎ＋がゲートに印加されるＰチャネル型トランジスタ３、４と、負荷のＮチャネル型トランジスタ５、６と、出力段のＮチャネル型トランジスタ７とから差動増幅回路が構成されている。 - 特許庁

In the semiconductor device, a plurality of power bipolar vertical transistors of a p-n-p type arranged as transistor cells Trc, and pluralities of first emitter regions 41 and 42 and second emitter regions 43 and 44 are positioned between collector contact regions 21 and 22 arranged in a lateral direction.例文帳に追加

縦型構造のpnp型パワーバイポーラトランジスタをトランジスタセルＴｒｃとして複数配列する半導体装置において、横方向に配列されたコレクタコンタクト領域２１、２２間に複数の第１のエミッタ領域４１，４２、第２のエミッタ領域４３，４４が配置される。 - 特許庁

Thus, the concentration of the impurity in the low concentration (p)-type region being a channel can be reduced, and the breakdown voltage of the parasitic transistor formed of an epitaxial layer 13, high concentration (p)-type region 15, and (n) type source region 19.例文帳に追加

これにより、チャネルとなる低濃度ｐ型領域の不純物濃度を低くすることができるとともに、エピタキシャル層１３、高濃度ｐ型領域１５およびｎ型ソース領域１９で形成される寄生トランジスタのブレークダウン電圧を高くすることができる。 - 特許庁

In an output circuit including N-channel MOS transistors M1, M2, M6 and P-channel MOS transistors M3, M4, M5, a MOS transistor M7 having drain and gate connected to a drain of the MOS transistor M2 and a gate of the transistor M5, respectively, and a sources connected to a drain of the MOS transistor M4.例文帳に追加

ＮチャネルＭＯＳトランジスタＭ１，Ｍ２，Ｍ６と、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４，Ｍ５を備える出力回路において、ドレインとゲートがＭＯＳトランジスタＭ２のドレインおよびトランジスタＭ５のゲートに接続され、ソースがＭＯＳトランジスタＭ４のドレインに接続されたＭＯＳトランジスタＭ７を設けた。 - 特許庁

A proper voltage is applied to bases of a P channel MOS transistor P1 and an N channel MOS transistor N1 acting like an output driver on the basis of a mode selection signal LM set in response to a voltage level of the power supply voltage VDDH to drive a PNP parasitic bipolar transistor QP 1 and an NPN parasitic bipolar transistor QN 1 at a high speed.例文帳に追加

電源電圧ＶＤＤＨの電圧レベルに応じて設定されるモード選択信号ＬＭに基づいて、出力ドライバであるＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の基板に適切な電圧が印加され、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１が高速に駆動される。 - 特許庁

This internal initializing circuit is provided with a voltage source 1, mutually serially connected plural P channel transistors 31-3n connecting respective sources with a well and commonly connecting gates to a ground part 2 and an N channel transistor 4 connecting a drain and a gate to the drain of the P channel transistor 3n.例文帳に追加

内部初期化回路において、電圧源１と、それぞれのソースとウエルとが接続されるとともにゲートが共通に接地部２に接続されている互いに直列に接続された複数のＰチャネルトランジスタ３_１〜３_ｎと、Ｐチャネルトランジスタ３_ｎのドレインにドレインおよびゲートが接続されたＮチャネルトランジスタ４とを備える。 - 特許庁

The section 601 is provided with an n-channel type transistor 202b for suppressing potential fluctuations in the path 811, p-channel type transistors 103c and 106c constituting a current mirror 140c, a p-channel type transistor 603 provided between the transistors 103c and 106c and controlled by a timing generator 602, and a load 107a.例文帳に追加

データ入力部６０１には、データ伝送路８１１の電位変動を抑制するｎチャネル型トランジスタ２０２ｂと、カレントミラー１４０ｃを構成するｐチャネル型トランジスタ１０３ｃ，１０６ｃと、トランジスタ１０３ｃ，１０６ｃのゲート間に設けられ、タイミング生成装置６０２により制御されるｐチャネル型トランジスタ６０３と、負荷１０７ａとが設けられている。 - 特許庁

In a power transistor composed by arranging a plurality of vertical type PNP transistors on a P type silicon substrate 1, one or a plurality of electrodes parts a of N+ type embedded layer 2 for separating the collector of the plurality of vertical type PNP transistors from the P type silicon substrate 1 are provided in an active region of the power transistor.例文帳に追加

Ｐ型シリコン基板１上に縦型ＰＮＰトランジスタを複数並べて構成されたパワートランジスタにおいて、前記Ｐ型シリコン基板１と前記複数の縦型ＰＮＰトランジスタのコレクタを分離するためのＮ+型埋込層２の電極部aをパワートランジスタの能動領域内に1箇所または複数有する。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

By providing such a lifetime control region 13 as a current amplification factor in a transistor structure of pnp structure or npn structure which is formed by the n^++-type semiconductor region 1; the p^+-type semiconductor region 2 and the n^++-type semiconductor regions 3, 4 can be lowered, and the withstand pressure of the bidirectional planer-type diode can be raised.例文帳に追加

このようなライフタイム制御領域１３を設けたことにより、ｎ^＋＋型半導体領域１と、ｐ^＋型半導体領域２と、ｎ^＋＋型半導体領域３，４とにより形成されるｐｎｐ構造あるいはｎｐｎ構造のトランジスタ構造での電流増幅率を下げることができるので、双方向プレーナ型ダイオードの耐圧を向上させることができる。 - 特許庁

When an electrostatic surge with a positive polarity based upon a ground terminal GND is applied to an input/output pad I/O, a breakdown current Itrig of an n channel MOS transistor NMOS flows from the input/output pad I/O through a p^+ diffusion layer PD1 and a forward diode of an n-well NW1.例文帳に追加

入出力パッドＩ／Ｏに接地端子ＧＮＤに対して正極性の静電サージが印加されると、入出力パッドＩ／ＯからＰ^＋拡散層ＰＤ１−ＮウェルＮＷ１の順方向ダイオードを経由してＮチャネルＭＯＳトランジスタＮＭＯＳのブレークダウン電流Ｉｔｒｉｇが流れる。 - 特許庁

A semiconductor device comprises: a semiconductor substrate 101; an n-type well region 102 formed on the semiconductor substrate 101; and a p-channel MIS transistor which is formed on the n-type well region 102 and has a gate insulator film 104 and a gate electrode 120 including a lower gate electrode 105 and an upper gate electrode 106 formed on the lower gate electrode 105.例文帳に追加

半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｎ型ウェル領域１０２と、ｎ型ウェル領域１０２上に形成され、ゲート絶縁膜１０４と、下部ゲート電極１０５、及び下部ゲート電極１０５上に形成された上部ゲート電極１０６を含むゲート電極１２０とを有するｐチャネル型ＭＩＳトランジスタとを備える。 - 特許庁

In the semiconductor device including complementary field effect transistors, a p-type impurity diffusion region 5a to become an emitter electrode of a parasitically formed bipolar transistor and an n-type impurity diffusion region 3 electrically connected to a power supply line 14 are connected by connection wiring 40 formed of a high-melting point metal silicide having n-type impurities.例文帳に追加

相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。 - 特許庁

An active layer polysilicon film 2 to form the n-chTFT of a CMOS transistor of a driver circuit, an active layer polysilicon film 3 to form the p-chTFT of the same element, and an active layer polysilicon film 4 to form a pixel and sampling n-chTFT are formed on a transparent substrate 1 which constitutes the display device.例文帳に追加

表示装置を構成する透明基板１上に、ドライバ回路ＣＭＯＳトランジスタのｎ−ｃｈＴＦＴを形成するための活性層ポリシリコン膜２、同ｐ−ｃｈＴＦＴを形成するための活性層ポリシリコン膜３、画素・サンプリングｎ−ｃｈＴＦＴを形成するための活性層ポリシリコン膜４を形成する。 - 特許庁

In the Schottky diodes, the semiconductor area forming a Schottky interface is formed in the same process in which an N well area forming the channel region of a PMOS transistor or a P well area forming the channel region of an NMOS transistor is formed, and the metal area forming the Schottky interface is formed in the same process in which a silicide area forming the contact area of a MOS transistor is formed.例文帳に追加

ショットキーダイオードは、ショットキー界面を構成する半導体領域が、ＰＭＯＳトランジスタのチャネル領域を構成するＮウェル領域、または、ＮＭＯＳトランジスタのチャネル領域を構成するＰウェル領域と同一の過程で形成し、ショットキー界面を構成する金属領域はＭＯＳトランジスタのコンタクト領域を構成するシリサイド領域と同一の過程で形成する。 - 特許庁

Furthermore, when acquiring noise data, the MOS transistor T8 is turned on to allow the MOS transistor T9 to carry out the resetting, and thereafter, controlling the signal ϕVPS resets the logarithmic transform MOS transistor T1, in response to the threshold voltage and provides an output independently of the incident light to the P-N junction photodiode PD.例文帳に追加

また、ノイズデータ取得時に、ＭＯＳトランジスタＴ８をオンにし、ＭＯＳトランジスタＴ９によるリセットを行った後、ＭＯＳトランジスタＴ８をオフにし、信号φＶＰＳを制御することによって対数変換用ＭＯＳトランジスタＴ１を閾値電圧に応じてリセットし、その後ＰＮ接合フォトダイオードＰＤへの入射光に関係しない出力を行う。 - 特許庁

When acquiring image data, a MOS transistor T8 is turned on to allow a MOS transistor T9 to carry out resetting, and thereafter, controlling a signal ϕVPS resets a logarithmic transform MOS transistor T1, in response to a threshold voltage and provides an output in response to an incident light to a P-N junction photodiode PD.例文帳に追加

撮像データ取得時に、ＭＯＳトランジスタＴ８をオンにし、ＭＯＳトランジスタＴ９によるリセットを行った後、信号φＶＰＳを制御することによって対数変換用ＭＯＳトランジスタＴ１を閾値電圧に応じてリセットし、その後ＰＮ接合フォトダイオードＰＤへの入射光に応じた出力を行う。 - 特許庁

The CMOS transistor is formed with a conductive layer in a contact hole provided so as to come into contact with one side face of a source and drain region of a semiconductor layer of an n-type thin film transistor, and one side face of the source and drain region of the semiconductor layer of a p-type thin film transistor, respectively.例文帳に追加

本発明のＣＭＯＳトランジスタは、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、にそれぞれ接するように設けられたコンタクトホール内に導電層が形成されていることを特徴とする。 - 特許庁

The gate electrode of the 1st MOS transistor M1 is formed with polycrystalline silicon including p-type dopant, the gate electrode of the 2nd MOS transistor M2 is formed with polycrystalline including n-type dopant and connected to the 1st power supply line, and an output signal Vout is output based on the drain voltage of the 2nd MOS transistor M2.例文帳に追加

第１のＭＯＳトランジスタＭ１のゲート電極がｐ型の不純物を含んだ多結晶シリコンで形成され、第２のＭＯＳトランジスタＭ２のゲート電極がｎ型の不純物を含んだ多結晶シリコンで形成されると共に、第１の電源線に接続され、第２のＭＯＳトランジスタＭ２のドレイン電圧に基づいて出力信号Ｖｏｕｔを出力する。 - 特許庁

Further, the semiconductor integrated circuit shown in Fig. has logic gates (G1, G2) using transistors such that either of a p-type MOS transistor and an n-type transistor has high threshold characteristics, so the transistor having the high threshold characteristics is selectively inserted into a signal path of either of signals (rising and falling) of two phases propagated in the circuit.例文帳に追加

また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。 - 特許庁

In a NAND flash memory, with respect to high-voltage driving transistors HV-P, HV-N and a low-voltage driving P-channel transistor LV-P of its peripheral circuit, after forming their gate electrodes 7, when ion-implanting impurities into them; their gate insulating films 6, 8 are so removed at the same time by a lithographic processing as to implant ions into them.例文帳に追加

ＮＡＮＤフラッシュメモリで、周辺回路の高電圧駆動トランジスタＨＶ−Ｐ、ＨＶ−Ｎと低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐについて、ゲート電極７の形成後に、不純物のイオン注入時に、リソグラフィ処理で同時にゲート絶縁膜６、８を除去し、イオン注入を行う。 - 特許庁

The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加

Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁

A semiconductor device is a p-channel MOS field-effect transistor which comprises a semiconductor substrate, a gate oxide film provided on the semiconductor substrate, a gate electrode provided on the gate oxide film, and two p^+ source/drain diffusion regions formed in an n-well region in the semiconductor substrate, each having a p^- offset region.例文帳に追加

半導体装置は、半導体基板と、半導体基板上に設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、半導体基板内のｎウエル領域に形成され、それぞれＰ^−のオフセット領域を有する２つのＰ^＋のソース／ドレイン拡散領域とを有する、Ｐチャネル型ＭＯＳ電界効果トランジスタである。 - 特許庁

A photodiode small in junction capacity is made of an N-type epitaxial layer 6 and a P-type epitaxial layer 3, and the photodiode is surrounded by a P+-type buried isolated diffused layer 4 and a P-type isolated diffused layer 7 and electrically isolated from a signal processing circuit including a MOS structure of transistor.例文帳に追加

Ｎ型エピタキシャル層６とＰ型エピタキシャル層３とにより接合容量の小さいフォトダイオードが形成され、そのフォトダイオードが、Ｐ^+型埋め込み分離拡散層４およびＰ型分離拡散層７によって取り囲まれて、ＭＯＳ構造のトランジスタを含む信号処理回路と電気的に分離される。 - 特許庁

An output terminal part of a semiconductor integrated circuit comprises a plurality of switch circuits constituted by two P channel transistors of a different substrate potential and an N channel transistor; and a level shifter circuit for controlling the switch circuit.例文帳に追加

半導体集積回路の出力端子部に、異なる基板電位のＰチャネルトランジスタ２個とＮチャネルトランジスタ１個により構成される複数のスイッチ回路、及び前記スイッチ回路を制御するレベルシフタ回路を備えている。 - 特許庁

An ion implantation system (10) for the implantation of cluster ions into semiconductor substrates for semiconductor device manufacturing and a method of manufacturing a semiconductor device in which clusters of N- and P-type dopants are implanted to form the transistor in CMOS devices.例文帳に追加

半導体素子製造に対する半導体基板内へのクラスターイオンの注入のためのイオン注入システム（１０）、及びＣＭＯＳ素子内のトランジスタを形成するためにＮ及びＰ型ドーパントのクラスターが注入される半導体素子を製造する方法。 - 特許庁

To enhance pressure resistance by increasing the threshold energy of impact ionization in a semiconductor device which has at least one p-n junction which is composed on a GaAs semiconductor substrate, for example, a heterojunction bipolar transistor (HBT).例文帳に追加

ＧａＡｓ半導体基板上に構成された少なくとも１つのｐ−ｎ接合を有する半導体装置、たとえばヘテロ接合バイポーラトランジスタ（ＨＢＴ）において、インパクトイオン化のしきい値エネルギーを高くし、それによって、耐圧を高くする。 - 特許庁

To provide a semiconductor device including an insulated gate field-effect transistor with an N-type channel MISFET and a P-type channel MISFET, each of whose gate electrodes has appropriate work function and easily controllable threshold voltage.例文帳に追加

ＮチャネルＭＩＳＦＥＴのゲート電極およびＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数を持ち、しきい値電圧の制御が容易な絶縁ゲート型電界効果トランジスタを含む半導体装置を実現する。 - 特許庁

In a lateral bipolar transistor where a collector region and an emitter region are juxtaposed above a base region, the collector region and the emitter region are formed by diffusing P type or N type impurities contained in a silicon germanium layer in the base region.例文帳に追加

本発明では、ベース領域の上部にコレクタ領域とエミッタ領域とを並設してなる横型バイポーラトランジスタにおいて、コレクタ領域及びエミッタ領域は、シリコンゲルマニウムに含有させたＰ型又はＮ型の不純物をベース領域内で拡散させて形成した。 - 特許庁

The electrode sections of the drain region and source region of n-type or p-type double gate MOS transistor structure are provided with each gate electrode by self-alignment (simultaneously positioned at one time of a lithography process).例文帳に追加

島状半導体結晶層内に形成されたＮ形またはＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域の電極部は各ゲート電極と自己整合（一回のリソグラフィー工程で同時に位置決めされること）で設ける。 - 特許庁

By injecting P ions into a region, where the Co silicide film is hard to be formed since various ions, such as at least an N+ diffusion layer formed on a silicon substrate in a transistor, are injected, the Co silicide is formed easily.例文帳に追加

トランジスタにおけるシリコン基板上形成されたすくなくともＮ^^＋拡散層のような種々のイオン種が注入によって、Ｃｏシリサイド膜の形成が困難担っている領域に、Ｐイオンを注入してＣｏシリサイドの形成を容易にする。 - 特許庁

To provide a semiconductor device with a p-type MISFET (metal insulator semiconductor field effect transistor) and an n-type MISFET having respectively the optimal gate insulating film and gate electrode while not generating poly silicon film residue which becomes the cause of failure.例文帳に追加

それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにする。 - 特許庁

Each pixel portion P_m, n dominates a nearly square-shaped area, most of which is a photo diode PD region, and a field effect transistor as the swich SW_1 for reading out is formed at one corner of the photo diode PD region.例文帳に追加

各画素部Ｐ_ｍ,ｎは略正方形の領域を占めていて、その領域の殆どの部分がフォトダイオードＰＤの領域であり、その領域の一つの角部に読出用スイッチＳＷ_１としての電界効果トランジスタが形成されている。 - 特許庁

A sense amplifier 18 comprises cyclically connected CMOS inverters 20 and 22; a P channel MOS transistor TP1 which shuts off power supply during standby and N channel MOS transistors TN5 and TN6 which are used to initialize the outputs of the sense amplifier during standby.例文帳に追加

センスアンプ１８は、巡回接続されたＣＭＯＳインバータ２０及び２２と、スタンバイ時に電源を遮断するＰチャネルＭＯＳトランジスタＴＰ１と、スタンバイ時にセンスアンプ出力を初期化するＮチャネルＭＯＳトランジスタＴＮ５及びＴＮ６とを備える。 - 特許庁

A P type semiconductor region for forming an N type insulated gate field effect transistor employs high energy ion implantation in order to attain such a concentration profile as having peaks in the vicinity of source and drain thereof and the final heat treatment is carried out in hydrogen atmosphere of about 430°C.例文帳に追加

特にＮ型絶縁ゲ−ト電界効果トランジスタを形成するＰ型半導体領域はそのソース、ドレイン近傍にピークを持つ濃度プロファイルとなるよう高エネルギーイオン注入を用い、最終熱処理工程は４３０℃程度の水素雰囲気で行うものとする。 - 特許庁

The shorting transistor which can be either a P-channel Metal Oxide Semiconductor (PMOS) device or an N-channel Metal Oxide Semiconductor (NMOS) device and can be controlled utilizing the same clock that enables the drive of the signals between which charge-sharing occurs.例文帳に追加

短絡トランジスタはＰチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスまたはＮチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスのいずれかであり、電荷共有が起きる間での信号の起動を可能にする同じクロックを利用して制御されることができる。 - 特許庁

Although a typical nMOS transistor 194 is provided with an N-type extension region 120 and a P-type pocket region 122, the anti-fuse element 190 is not provided with the extension region or the pocket region.例文帳に追加

また、通常のＮＭＯＳトランジスタ１９４には、Ｎ型エクステンション領域１２０およびＰ型ポケット領域１２２が設けられているが、アンチヒューズ素子１９０には、エクステンション領域およびポケット領域が設けられない。 - 特許庁

After the formation of first electrodes 2 and second electrodes 3 at the growth starting side end sections and the growth terminating side end sections of the carbon nanotubes 1, interlayer insulating films 9 are formed, and then the semiconductor device 100 is completed, with a logic circuit comprising an n-type FET (field effect transistor) 20n and a p-type FET 20p mounted thereon.例文帳に追加

カーボンナノチューブ１の成長起点側及び終点側の端部に第１及び第２の電極２，３を形成した後、層間絶縁膜９を成膜し、ｎ型ＦＥＴ２０ｎ及びｐ型ＦＥＴ２０ｐからなる論理回路を実装した半導体装置１００を完成する。 - 特許庁

Next, after a gate insulating film 17A and a gate electrode 18B are formed, an n type impurity is ion-injected in the p type well area 11, and the low concentration impurity areas 30a, 30b being the source or the drain of a MOS transistor are formed.例文帳に追加

次に、ゲート絶縁膜１７Ａ及びゲート電極１８Ｂを形成した後、ｐ型ウェル領域１１にｎ型不純物をイオン注入して、ＭＯＳトランジスタのソース又はドレインとなる低濃度不純物領域３０ａ、３０ｂを形成する。 - 特許庁

When an input voltage is given to an input node Ain of the level shifter 400 with an amplification function, a current from a power supply flows through a P-channel MOS transistor(TR) 401 and a current mirror circuit 410 supplies the same current to an N-channel MOS TR 412.例文帳に追加

入力電圧が増幅機能付きレベルシフタ４００の入力ノードＡ_inに入力されると、ＰチャネルＭＯＳトランジスタ４０１に電源電流が流れ、これと同一電流がカレントミラー回路４１０によってＮチャネルＭＯＳトランジスタ４１２にも流れる。 - 特許庁