「n-p-n transistor」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The inverter 1 having CMOS constitution comprises P-channel MOS transistors 2 and 3, and an N-channel MOS transistor 4, which are connected in series between the source voltage VCC and a reference potential VSS.例文帳に追加

ＣＭＯＳ構成からなるインバータ１は、ＰチャネルＭＯＳのトランジスタ２，３、およびＮチャネルＭＯＳのトランジスタ４からなり、これら電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されている。 - 特許庁

In a MOS transistor cell having a salicide structure, its p-channel gate terminal and n-channel gate terminal are constituted of a linear gate wiring (10) having a constant width, and it has the plurality of gate wirings (10).例文帳に追加

サリサイド構造のＭＯＳトランジスタセルは、Ｐチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状の一のゲート配線で構成され、当該ゲート配線（１０）を複数備えている。 - 特許庁

To provide a semiconductor device adopting the structure of a CMOS transistor in which the occupying area planely overlapped with wirings for connecting an n^+-type active region to a p^+-type active region and a gate electrode.例文帳に追加

Ｎ＋活性領域とＰ＋活性領域とを接続する配線とゲート電極とを平面的にオーバラップさせ占有面積を減少させた、ＣＭＯＳトランジスタの構造を採用した半導体装置を提供する。 - 特許庁

When a high pulse is outputted as an internal pulse signal RBEQ while a read bus line RB is in a low state, an N-type transistor(TR) N2 and a P-type TR, P2 are turned on.例文帳に追加

リードバス線ＲＢがロウ状態のときに、内部パルス信号ＲＢＥＱとしてハイパルスが出力されると、Ｎ型トランジスタＮ２、Ｐ型トランジスタＰ２はオン状態となる。 - 特許庁

To provide a method of manufacturing a semiconductor device, capable of preventing or suppressing deterioration of hot-carrier resistance of N-channel MOS transistor and increased the shift in threshold voltage of P-channel MOS transistors.例文帳に追加

ｎチャネルＭＯＳトランジスタのホットキャリア耐性の劣化と、ｐチャネルＭＯＳトランジスタのしきい値電圧のシフト量の増加を防止ないし抑制できる半導体装置の製造方法を提供する。 - 特許庁

In a two-transistor PMOS memory cell 40, having a PMOS floating gate (FG) transistor 40a and a PMOS selection gate (SG) transistor 40b, the drain of the FG transistor and the source of the selecting gate transistor are formed by a common P+ diffusion region 48 formed in an N-well 42.例文帳に追加

ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。 - 特許庁

To prevent deterioration in ON-current caused by a depletion phenomenon of a groove gate of a groove type transistor, and prevent an increase in variation of the threshold voltage of a planar type transistor comprising P- or N-type gate having conductivity type different from that of the groove type transistor, in a semiconductor device where the groove type transistor and the planar type transistor comprising a PN gate coexist.例文帳に追加

溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。 - 特許庁

A low voltage driven n-channel transistor LV-N-LVt of a low threshold value type is formed directly on a p-type silicon substrate 1 without forming a well, and a process is reduced by integrating the ion injection process for the threshold value adjustment with the ion injection process for the threshold value adjustment of other transistor.例文帳に追加

低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔをウェルを形成せず、直接Ｐ型のシリコン基板１に形成するようにし、閾値調整のためのイオン注入工程を他のトランジスタの閾値調整のためのイオン注入工程と統合させることで工程の短縮を図る。 - 特許庁

The spare element region has p-channel transistor regions 111 to 113, n-channel transistor regions 121 to 123, a plurality of gate electrodes 131 to 134 and 141 to 144 prepared on the p-channel transistor regions and n-channel transistor regions, bypass wires 151 to 155 formed on a wiring layer higher than the gate electrodes, and a principal wiring layer located still higher than the bypass wiring.例文帳に追加

予備素子領域は、Ｐチャンネルトランジスタ領域１１１〜１１３と、Ｎチャンネルトランジスタ領域１２１〜１２３と、Ｐチャンネルトランジスタ領域上及びＮチャンネルトランジスタ領域上に設けられた複数のゲート電極１３１〜１３４、１４１〜１４４と、ゲート電極よりも上層の配線層に形成されたバイパス配線１５１〜１５５と、バイパス配線よりも上層に位置する主配線層とを備える。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed over a surface of a substrate (102), an n-type drain-side diffusion region 112 and an n-type source-side diffusion region 114 formed over a surface of the p-type low concentration region 110, an element isolation insulating layer 132, and an element isolation insulating layer 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

This n-channel MOS transistor includes the gate electrode pattern made of a conductive metal nitride formed on a p-type silicon active region through a gate insulating film, n-type source and drain regions formed on one side of the gate electrode pattern and on the other side respectively in the p-type silicon active region, and the conductive metal oxide contains Si and V group elements.例文帳に追加

ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 - 特許庁

An organic thin-film transistor is provided which uses a polythienylquinoxaline derivative prepared by introducing a quinoxaline ring having a high electron affinity, namely, having an n-semiconductor properties and simultaneously exhibiting p- and n-electric properties into a polythiophene having a p-semiconductor properties and includes a substrate, a gate electrode, a gate insulation layer, an organic active layer, and a source/drain electrode.例文帳に追加

ｐ型半導体特性を有するポリチオフェンに、電子親和力の大きい、すなわちｎ型半導体特性を持つキノキサリン環を導入したｐ型とｎ型の電気的特性を同時に示すポリチエニルキノキサリン誘導を使用し、且つ、基板、ゲート電極、ゲート絶縁層、有機活性層、及びソース／ドレイン電極を含んでなる有機薄膜トランジスタを提供する。 - 特許庁

Although the n-type impurities are implanted with high concentration into the source-drain regions 39b of a PMOS thin-film transistor via contact holes 47 too, since p-type higher-concentration impurities than the n-type impurities are already implanted into the regions 39b, the source-drain regions 39b are maintained as p-type high-concentration impurity regions.例文帳に追加

ところで、ＰＭＯＳ薄膜トランジスタのソース・ドレイン領域３９ｂにもコンタクトホール４７を介してｎ型不純物が高濃度に注入されるが、当該ソース・ドレイン領域３９ｂにはすでにそれよりも高濃度でｐ型不純物が注入されているため、当該ソース・ドレイン領域３９ｂはそのままｐ型不純高濃度物領域を維持する。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed on a surface of a substrate (102), an n-type drain side diffusion region 112 and an n-type source side diffusion region 114 arranged on a surface of the p-type low concentration region 110, and an element isolation insulating film 132 and an element isolation insulating film 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

In the n-type MOS transistor Q10b, the p-type impurity of low concentration is introduced in an LDD region 8, and since drain side and source side n+ impurity regions 10 are separated from a channel-forming region by such a p- impurity region, the gap of drain and source is held in off state, even if the gate voltage is impressed.例文帳に追加

ｎ型ＭＯＳトランジスタＱ１０ｂにおいては、ＬＤＤ領域８に低濃度のｐ型不純物が導入されており、このｐ−不純物領域によってドレイン側およびソース側のｎ＋不純物領域１０がチャネル形成領域から分離されるため、ゲート電圧を印加してもドレイン−ソース間はオフ状態に保持される。 - 特許庁

In a source ground amplifier circuit 20A at the poststage of a differential amplifier circuit 10, a P-channel field effect transistor 23 is interposed between an N-channel field effect transistor 21 where an output signal V2 of the differential amplifier circuit 10 is applied to a gate and a P-channel field effect transistor 22 as the constant current load.例文帳に追加

差動増幅回路１０の後段のソース接地増幅回路２０Ａにおいて、差動増幅回路１０の出力信号Ｖ２がゲートに与えられるＮチャネル電界効果トランジスタ２１と、その定電流負荷としてのＰチャネル電界効果トランジスタ２２との間にはＰチャネル電界効果トランジスタ２３が介挿されている。 - 特許庁

The analog switch circuit 11-1 comprises a P-type MOS transistor 22, having a source and a back gate electrodes to which the resistor string circuit 14 is connected, and a depletion N-type MOS transistor 23 having a source electrode, to which the drain electrode of the P-type MOS transistor 22 is connected and having a drain electrode, to which an output terminal is connected.例文帳に追加

アナログスイッチ回路１１−１は、ソース電極及びバックゲート電極に抵抗ストリング回路１４を接続されたＰ型ＭＯＳトランジスタ２２と、ソース電極にＰ型ＭＯＳトランジスタ２２のドレイン電極を、ドレイン電極に出力端子をそれぞれ接続されたディプレッション型Ｎ型ＭＯＳトランジスタ２３とを含む。 - 特許庁

A signal obtained by logically inverting an input signal S101 of which H level potential is VDDL is connected with the gate of an N type MOS transistor 121, and the input signal S101 is shifted by a level shift part 106, and connected with the gate of a P type MOS transistor 111, and the source of the P type MOS transistor is connected with VDDH.例文帳に追加

Ｈレベルの電位がＶＤＤＬである入力信号Ｓ１０１を論理反転した信号をＮ型ＭＯＳトランジスタ１２１のゲートに接続し、入力信号Ｓ１０１をレベルシフト部１０６でシフトしてＰ型ＭＯＳトランジスタ１１１のゲートに接続し、Ｐ型ＭＯＳトランジスタのソースをＶＤＤＨに接続する。 - 特許庁

An output circuit of an SRAM is structured with a buffer circuit connecting in series a P-channel MOS transistor PTR5 and an N-channel MOS transistor NTR5 between the power source (SVCC5) and the ground and an analog switch SW5 inserted between the drain of the P-channel MOS transistor PTR5 forming the buffer circuit and the output terminal SDO5.例文帳に追加

電源（ＳＶＣＣ５）−接地間に、ＰチャネルＭＯＳトランジスタＰＴＲ５とＮチャネルＭＯＳトランジスタＮＴＲ５とが直列接続された構成のバッファ回路と、該バッファ回路を構成する上記ＰチャネルＭＯＳトランジスタＰＴＲ５のドレインと、出力端子ＳＤＯ５との間に挿入されるアナログスイッチＳＷ５とにより、ＳＲＡＭの出力回路を構成する。 - 特許庁

In a SRAM, a cut-off circuit 12a comprises a P channel MOS transistor 34 connected between a source of a N-channel MOS transistor 13a constituting a bit line load and one end of a bit line BL and an inverter 33 giving an inversion signal of a signal appearing at one end of a bit line B to a gate of the P-channel MOS transistor 34.例文帳に追加

ＳＲＡＭにおいて、遮断回路１２ａは、ビット線負荷を構成するＮチャネルＭＯＳトランジスタ１３ａのソースとビット線ＢＬの一方端との間に接続されたＰチャネルＭＯＳトランジスタ３４と、ビット線ＢＬの一方端に現われる信号の反転信号をＰチャネルＭＯＳトランジスタ３４のゲートに与えるインバータ３３とを含む。 - 特許庁

Thus, even when the n type ion implanted to the memory cell transistor 110 in the on-state reaches the adjacent memory cell transistor 120 in the off-state when writing data, the influence is dissolved by the p type ion.例文帳に追加

このため、データ書込のときにオン状態のメモリセルトランジスタ１１０に注入されたｎ型イオンが、隣接するオフ状態のメモリセルトランジスタ１２０まで到達していても、その影響がｐ型イオンにより解消されている。 - 特許庁

To provide a semiconductor device having a MOS transistor structure in which an n-channel gate electrode and a p-channel gate electrode are mixed in a piece of gate electrode, wherein its np boundary can suppress influences given to a MOS transistor.例文帳に追加

一本のゲート電極中にＮｃｈゲート電極とＰｃｈゲート電極とが混在しているＭＯＳトランジスタ構造を有する半導体装置において、そのＮＰ境界がＭＯＳトランジスタに与える影響を抑えることができる半導体装置を得ること。 - 特許庁

Electric power is supplied to a first light emitting diode L1 or a second light emitting diode L2 whose terminal polarities are different through an inverter circuit 2 consisting of a p-channel MOS transistor Tp and an n-channel MOS transistor Tn.例文帳に追加

ＰチャンネルＭＯＳトランジスタＴｐ及びＮチャンネルＭＯＳトランジスタＴｎからなるインバータ回路２を介して、端子極性が異なる第１の発光ダイオードＬ１、又は第２の発光ダイオードＬ２に電力を供給する。 - 特許庁

To provide an analog switch complementarily uses a n-channel MIS transistor and a p-channel MIS transistor, wherein a good strain characteristic can be realized with effective cancelation of the coupling noise.例文帳に追加

ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタを相補的に用いたアナログスイッチにおいて、カップリングノイズを効果的にキャンセルしつつ、良好な歪特性を実現することができるアナログスイッチを提供する。 - 特許庁

To achieve a semiconductor device including an n channel MIS transistor and a p channel MIS transistor formed on one substrate wherein resistances at a gate electrode and a diffusion layer hardly increase, and to provide its manufacturing method.例文帳に追加

ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが１つの基板に形成された半導体装置において、ゲート電極及び拡散層における抵抗が上昇しにくい半導体装置及びその製造方法を実現できるようにする。 - 特許庁

The switch circuit whose output impedance is low is realized by adding analog switches SW1 and SW2 for respective bases of a push pull output circuit comprising a N type transistor Q11 and a P type transistor Q12.例文帳に追加

Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２で構成されるプッシュプル出力回路のそれぞれのベースに、アナログスイッチＳＷ１，ＳＷ２を付加することにより、出力インピーダンスの低いスイッチ回路を実現する。 - 特許庁

A differential pair constituting a variable gain amplifier control circuit comprises an n-channel transistor TR11 and a p-channel transistor TR12, and a common gain control voltage S1 is supplied to gates of the transistors TR11 and TR12.例文帳に追加

ゲイン可変増幅器制御回路を構成する差動対として、ｎチャネル型トランジスタＴＲ１１とｐチャネル型トランジスタＴＲ１２とを用い、共通のゲイン制御電圧Ｓ１をこれらトランジスタＴＲ１１およびＴＲ１２のゲートに供給する。 - 特許庁

To enable a semiconductor device and its manufacturing method to realize an ultra high-speed semiconductor device, wherein using Si/SiC Hetero junction in an active region, a suitable strain for n-channel transistor and p-channel transistor respectively is made to be applicable by SiC.例文帳に追加

半導体装置及びその製造方法に関し、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。 - 特許庁

This thin-film transistor, equipped with a sub gate and a Schottky source/ drain, can operate in modes of the two kinds of an n-channel and a p-type channel, on the same transistor by the bias voltage of the sub gate.例文帳に追加

サブゲート及びショットキーソース／ドレインを備えた本発明の薄膜トランジスタは、サブゲートのバイアス電圧により、同一のトランジスタ部品上で、ｎ型チャネルとｐ型チャネルとの２種類のモードで動作することができる。 - 特許庁

The titanium film 38 is thermally treated, a titanium silicide film 40 for the above P-channel type MOS transistor is formed, and a titanium silicide film 41 for the above N-channel type MOS transistor is formed interposing the silicon film 39A.例文帳に追加

続いて、前記チタン膜３８を熱処理して前記Ｐチャネル型ＭＯＳトランジスタ用のチタンシリサイド膜４０を形成すると共に、シリコン膜３９Ａを介して前記Ｎチャネル型ＭＯＳトランジスタ用のチタンシリサイド膜４１を形成することを特徴とする。 - 特許庁

To simplify the manufacturing process of a semiconductor apparatus constituting a CMOS circuit by an n-channel MIS transistor and a p-channel MIS transistor forming a gate electrode composed of a metallic material on a gate insulating film composed of a high dielectric material.例文帳に追加

高誘電体材料からなるゲート絶縁膜上に金属材料からなるゲート電極を形成するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置の製造工程を簡略化する。 - 特許庁

When the chip has a silicon oxide film as the gate insulating film and a high dielectric constant film formed on the silicon oxide film, the thickness of the silicon oxide film of the n-type MIS transistor is thicker than that of the p-type MIS transistor.例文帳に追加

また、ゲート絶縁膜としてシリコン酸化膜及びこのシリコン酸化膜上に形成された高誘電率膜を有する場合は、Ｎ型ＭＩＳトランジスタのシリコン酸化膜が、Ｐ型ＭＩＳトランジスタのシリコン酸化膜よりも厚い。 - 特許庁

To adjust the threshold voltage of a p-channel type field effect transistor and n-channel type field effect transistor with a relatively thin gate insulating film, without increasing the number of photomasks and the number of formation/removal processes for the photoresist pattern.例文帳に追加

フォトマスクの枚数およびフォトレジストパターンの形成・除去工程数を増やすことなく、相対的に薄いゲート絶縁膜を持つｐチャネル型の電界効果トランジスタおよびｎチャネル型の電界効果トランジスタのしきい値電圧を調整する。 - 特許庁

When the input signal (i) varies from the high level to the low level, the 2nd N channel MOS transistor MN2 turns off (Fig. 2 (m)) and the 2nd P channel MOS transistor MP2 remains off (Fig. 2 (l)).例文帳に追加

一方、入力信号ｉがハイレベルからローレベルに変化する場合には、第２のＮチャネルＭＯＳトランジスタＭＮ２がオン状態からオフ状態に変化し（図２（ｍ））、第２のＰチャネルＭＯＳトランジスタＭＰ２は、オフ状態を維持する（図２（ｌ））。 - 特許庁

A side wall 6a is formed on lateral sides of a gate electrode 4 in a p-channel transistor formation scheduled region 51p by etching back an insulating film 6 while leaving a part which covers an n-channel transistor formation scheduled region 51n.例文帳に追加

ｎチャネルトランジスタ形成予定領域５１ｎを覆う部分を残しながら絶縁膜６のエッチバックを行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内のゲート電極４の側方にサイドウォール６ａを形成する。 - 特許庁

The third MOSFET is an enhancement type P-channel MOSFET with one terminal connected to the current source 10, with the other terminal connected to the fixed voltage terminal, and with the gate connected to a connection point N between the first transistor M1 and the second transistor M2.例文帳に追加

第３ＭＯＳＦＥＴは、その一端が電流源１０と接続され、その他端が固定電圧端子と接続され、かつそのゲートが第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１と接続されたエンハンスメント型のＰチャンネルＭＯＳＦＥＴである。 - 特許庁

A P-N junction of a transistor element is formed on a surface layer at one surface of a semiconductor substrate, and one portion of the electrode of the transistor element positioned on one surface of the semiconductor substrate is electrically connected to a corresponding pad for wire bonding, disposed on the back of the semiconductor substrate via a through electrode.例文帳に追加

半導体基板の一面側表層に、トランジスタ素子のＰＮ接合部が形成され、半導体基板の一面上に位置するトランジスタ素子の電極の一部が、貫通電極を介して、半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されている。 - 特許庁

At a normal time, a switching control unit 12 detects an output voltage that is impressed to a power source output terminal, and converts the voltage by controlling the switching of a p-channel MOS transistor Q1 and an n-channel MOS transistor Q2.例文帳に追加

通常時には、スイッチング制御部１２は、電源出力端子に印加される出力電圧を検出し、ＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２のスイッチング制御を行って、電圧変換を行う。 - 特許庁

A first path of an input signal line 19 is connected to a gate electrode 20 of the p- channel MOS transistor TR1 via a fifth contact 21, while a second path is connected to a gate electrode 20 of the n-channel MOS transistor TR2 via a sixth contact 22.例文帳に追加

入力信号線１９の第１の経路はｐチャネルＭＯＳトランジスタＴｒ１のゲート電極２０に第５のコンタクト２１を介して接続され、第２の経路はｎチャネルＭＯＳトランジスタＴｒ２のゲート電極２０に第６のコンタクト２２を介して接続されている。 - 特許庁

In a representative complementary metal oxide semiconductor (CMOS) implementation, the gate of the N-channel output transistor in the final inverter stage may be driven below VSS in Sleep Mode while, alternatively, the corresponding P-channel transistor can be driven above VCC.例文帳に追加

代表的な相補金属酸化物半導体（ＣＭＯＳ）実現例では、最終インバータ段のＮチャネル出力トランジスタのゲートは、スリープモードではＶＳＳよりも下で駆動され得、これに代えて、対応のＰチャネルトランジスタはＶＣＣよりも上で駆動され得る。 - 特許庁

In an n-channel cell transistor where a control gate CG is stacked on a floating gate FG through an interlayer insulation film 8, the cell transistor is buried channel type and the floating gate FG is composed of a p-type polysilicon film 9.例文帳に追加

フローティングゲートＦＧ上に層間絶縁膜８を介してコントロールゲートＣＧを積み重ねたｎチャネル型セルトランジスタにおいて、このセルトランジスタを埋め込みチャネル型とし、さらに上記フローティングゲートＦＧをｐ型の多結晶シリコン膜９で構成するものである。 - 特許庁

An Inverter 100 is constituted of a P-MOS transistor 102 and an N-MOS transistor 130 being serially connected between a power source voltage wiring layer 110 and an earth voltage wiring layer 112, and the gate electrodes 120C and 130C to which an input signal IN is commonly inputted.例文帳に追加

Ｐ型ＭＯＳトランジスタ１２０と、Ｎ型ＭＯＳトランジスタ１３０とが、電源電圧配線層１１０，接地電圧配線層１１２間に直列に接続され、そのゲート電極１２０Ｃ，１３０Ｃに入力信号ＩＮを共通に入力させることで、インバータ１００が構成される。 - 特許庁

The separating section 37 further electrically isolates the back gate of the p-type MOS transistor 11 and the back gate of the n-type MOS transistor 21 from each other to such a degree that the current is prevented from flowing at least between the two back gates.例文帳に追加

分離部３７は、さらに、ｐ型ＭＯＳトランジスタ１１のバックゲートおよびｎ型ＭＯＳトランジスタ２１のバックゲートを、少なくとも双方のバックゲート間に電流が流れるのを阻害する程度に互いに電気的に分離している。 - 特許庁

In a power-on-reset unit generating a signal at the time of the power rise in a power source unit, an output means 1 is provided for notifying of a source voltage VDD having reached a sufficient value for operating a P-channel MOS transistor Mp and an N-channel MOS transistor Mn.例文帳に追加

電源装置の電源立ち上がり時に信号を発生するパワーオンリセット装置において、電源電圧ＶＤＤの値がＰチャネルＭＯＳトランジスタＭｐとＮチャネルＭＯＳトランジスタＭｎが動作可能となる値になったことを知らせる出力手段１を有する。 - 特許庁

Hereby, the voltage at the second end of the first capacitor C1 is hardly influenced by the threshold between the source and drain of the first diode D1, and the first n-type thin-film transistor N1 and the first p-type thin-film transistor P1 are completely switched off to suppress the occurrence of a leakage current.例文帳に追加

これにより、第１キャパシタＣ１の第２端における電圧が第１ダイオードＤ１のソース・ドレイン間のしきい値電圧の影響を受け難くいようにし、第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１を完全にオフさせてリーク電流の発生を抑制する。 - 特許庁