「n-p-n transistor」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

This buffer circuit is provided with an inverter circuit 3, a timing control circuit 20 composed of the parallel circuit of an OR circuit 21 and an AND circuit 22 and an output stage CMOS inverter circuit 10 or the like composed of the serial circuit of a P channel MOS transistor TRp and an N channel MOS transistor TRn.例文帳に追加

バッファ回路は、インバータ回路３、ＯＲ回路２１及びＡＮＤ回路２２の並列回路からなるタイミング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳインバータ回路１０等を備えて構成される。 - 特許庁

That is, an interlayer insulating film 16 of BPSG or the like is formed on all the surface, and when an Al wiring is formed on the interlayer insulating film 16, a level difference between an Al wiring 17A on a capacitor cell CAP and an Al wiring 17B on a P-channel MOS transistor MP1 and an N-channel MOS transistor MN1 can be lessened.例文帳に追加

すなわち、ＢＰＳＧなどの層間絶縁膜１６を全面に形成し、層間絶縁膜１６上にＡｌ配線を形成すると、キャパシタ・セルＣＡＰ上のＡｌ配線１７ＡとＰチャネル型ＭＯＳトランジスタＭＰ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１上のＡｌ配線１７Ｂとの間の段差を小さくすることができる。 - 特許庁

The semiconductor device is provided with an n-type MIS transistor 100A which is formed on a semiconductor substrate 1 and has a full silicide gate electrode 24A which is made into full silicide with nickel, and a p-type MIS transistor 100B having a full silicide gate electrode 24B which is made into full silicide with nickel.例文帳に追加

半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。 - 特許庁

To provide a microfabricated PN junction interface with good flatness by reducing low-frequency noise by solving problems of cooling within a range of, especially, 270 to 150°C during formation of a P-type region as a base before an N-type impurity is added such as a P-type wafer substrate of a MOS integrated circuit and a base region of an NPN transistor of a bipolar integrated circuit etc.例文帳に追加

ＭＯＳ集積回路のＰ型ウェーハ基板やバイポーラ集積回路のＮＰＮトランジスタのベース領域など、Ｎ型不純物を添加する以前の下地となるＰ型領域形成時の特に２７０〜１５０℃の範囲の冷却には問題があり、それらの問題を解決し低周波雑音を低減し、平坦性の良い微細化ＰＮ接合界面を提供する。 - 特許庁

The semiconductor device 20 has an internal circuit 1 including an NMOS transistor 31, and an electrostatic protection circuit including a protection element 41 having a p-type well diffusion region 11 and a pair of n-type regions 12a and 12b opposed to each other at a predetermined mutual interval in the p-type well diffusion region 11.例文帳に追加

この半導体装置２０は、ＮＭＯＳトランジスタ３１を含む内部回路１と、ｐ型ウェル拡散領域１１と、そのｐ型ウェル拡散領域１１内において互いに所定の間隔を隔てて対向する一対のｎ型領域１２ａおよび１２ｂとを有する保護素子４１を含む静電気保護回路２とを備えている。 - 特許庁

In a high breakdown voltage MOS transistor 101, a peak p1 in concentration distribution in a depthwise direction of p-type impurity in the drain offset region 4, and a peak p2 in concentration distribution in a depthwise direction of n-type impurity having higher concentration than p-type impurity, are positioned in same depth just below the gate electrode 9.例文帳に追加

本発明の高耐圧ＭＯＳトランジスタ１０１は、ゲート電極９の直下では、ドレインオフセット領域４中のＰ型不純物の深さ方向の濃度分布のピークｐ１と、Ｐ型不純物よりも高濃度のＮ型不純物の深さ方向の濃度分布のピークｐ２とを互いに同じ深さ位置にしている。 - 特許庁

A semiconductor device is equipped with a P-type silicon substrate 10 possessed of a memory region 4000, an N-type first well 11 located in the memory region 4000, and a P-type second well 12 located in the first well 11, where the source 16 and drain 14 of a nonvolatile memory transistor possessed of a split gate structure are located in the second well 12.例文帳に追加

半導体装置は、メモリ領域４０００を有するＰ型のシリコン基板１０と、メモリ領域４０００中に位置するＮ型の第１ウェル１１と、第１ウェル１１中に位置するＰ型の第２ウェル１２と、を備え、スプリットゲート構造を有する不揮発性メモリトランジスタのソース１６およびドレイン１４は、第２ウェル１２中に位置している。 - 特許庁

The device is provided with an n-well layer 2 provided on the top part of a p-type silicon substrate 1, a p-type residual substrate 1a provided on the layer 2 on the top part of the substrate 1 and having an impurity concentration distribution uniform in the depth direction, and an MOS transistor element provided in this residual substrate 1a.例文帳に追加

Ｐ型シリコン基板１の上部に設けられたＮウェル層２と、Ｐ型シリコン基板１の上部においてＮウェル層２の上に設けられた、不純物濃度分布が深さ方向に均一であるＰ型の残存基板１ａと、この残存基板１ａ内に設けられたＭＯＳトランジスタ素子とを具備することを特徴としている。 - 特許庁

To provide a technique for improving controllability of a base width regarding a method for manufacturing a semiconductor device where a vertical PNP transistor in that a P-type semiconductor substrate composes a collector region is formed on a semiconductor substrate where an epitaxial growth layer for composing an N-type base region is formed on the P-type semiconductor substrate.例文帳に追加

Ｐ型半導体基板の上にＮ型のベース領域を構成するエピタキシャル成長層を形成した半導体基体に、Ｐ型半導体基板がコレクタ領域を構成する縦型のＰＮＰトランジスタを形成する半導体装置の製造方法について、ベース幅の制御性を改善する技術を提供する。 - 特許庁

The floating gate type electric field effect transistor Tr has a source 13 and a drain 14 formed in a P type well provided in the N type well of a P type semiconductor board 10, a floating gate 16 formed through a tunnel oxidation film 15 between the sources 13 and the drains 14, and a control gate 18 formed through an interlayer insulation film 17 on the floating gate 16.例文帳に追加

浮遊ゲート型電界効果トランジスタＴｒは、Ｐ型半導体基板１０のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース１３，ドレイン１４と、ソース１３，ドレイン１４間上にトンネル酸化膜１５を介して形成された浮遊ゲート１６と、浮遊ゲート１６上に層間絶縁膜１７を介して形成された制御ゲート１８とを有する。 - 特許庁

A first transistor Q1 includes: a source electrode 43 which is electrically connected to an n^+-type source area 36 formed on a surface layer of a well area 35 inside a p-type well area 35; and a well electrode 46 which is formed to be electrically separated from the source electrode 43 and is electrically connected to the p-type well area 35.例文帳に追加

第１のトランジスタＱ１は、Ｐ型ウェル領域３５の内部であってこのウェル領域３５の表層部に形成されたＮ＋型ソース領域３６に電気的に接続されたソース電極４３と、ソース電極４３とは電気的に分離して形成されると共に、Ｐ型ウェル領域３５に電気的に接続されたウェル電極４６と、を備えている。 - 特許庁

The transistor includes a gate semiconductor region 253 formed on an inner face of the groove 360, an N-type embedded channel region 262 formed in an epitaxial region 221 becoming an outer side of the P-type gate semiconductor region 253, and a channel region 382 formed of a P-type body semiconductor region 254 formed on an outer side of the embedded channel region 262.例文帳に追加

更に、溝３６０の内面に形成されるゲート半導体領域２５３と、該Ｐ型ゲート半導体領域２５３の外側となるエピタキシャル領域２２１に形成されるＮ型の埋込チャネル領域２６２と、この埋込チャネル領域２６２の外側に形成されるＰ型のボディ半導体領域２５４からなるチャネル領域３８２を備える。 - 特許庁

A pyrimidopyrimidine oligothiophene derivative contains, at the center of the molecule of a pyrimidopyrimidine, a pyrimidopyrimidine having n-type semiconductor properties to which an oligothiophene having p-type semiconductor properties is bonded, and an organic thin film transistor using this organic semiconductor and its manufacturing method are provided.例文帳に追加

ｎ型半導体特性を有するピリミドピリミジンを分子の中心に含み、ｐ型半導体特性を有するオリゴチオフェンが前記ピリミドピリミジンに結合したピリミドピリミジンオリゴチオフェン誘導体、これを有機半導体として用いた有機薄膜トランジスタおよびその製造方法を提供する。 - 特許庁

Selection ratio of the titanium nitride film to the polysilicon film can be increased by performing etching at a p-type layer structure portion until the titanium nitride film is exposed, supplying plasma of nitrogen gas to a substrate, and then nitriding the polysilicon film in the layer structure portion for forming an n-type transistor.例文帳に追加

ｐ型の層構造部において窒化チタン膜が露出するまでエッチングを行い、その後窒素ガスのプラズマを基板に供給し、ｎ型のトランジスタを形成するための層構造部におけるポリシリコン膜を窒化することによって、当該ポリシリコン膜に対する窒化チタン膜の選択比を大きくすることができる。 - 特許庁

The current supply circuit 11 is equipped with: N-channel transistors N3, N4 having sources connected to drains of the first transistors N1, N2; and P-channel transistors P3, P4 as current limiting elements each having one end connected to the power supply line VDDL and the other end connected to a drain of the transistor N3 or N4.例文帳に追加

電流供給回路１１は、ソースが第１のトランジスタＮ１，Ｎ２のドレインに接続されたＮチャネルトランジスタＮ３，Ｎ４と、一端が電源ラインＶＤＤＬに接続され、他端がトランジスタＮ３，Ｎ４のドレインに接続された電流制限素子としてのＰチャネルトランジスタＰ３，Ｐ４とを備えている。 - 特許庁

As the semiconductor device formed on a silicon carbide semiconductor substrate, a diode and a transistor, etc. are manufactured by selectively forming in the epitaxial layer grown on the surface which is inclined from a (000-1) surface of the substrate by 0 or more degree of the angle and less than 1 degree of the angle, by ion implanting a P-type or N-type region.例文帳に追加

炭化珪素半導体基板上に形成する半導体装置として、基板の（０００−１）面から０°超で以上１°未満傾斜した面上に成長したエピタキシャル層に、Ｐ型あるいはＮ型領域をイオン注入により選択的に形成して製造したダイオード、トランジスターなどとする。 - 特許庁

In the formation of source-drain region of a MOS transistor with LDD structure, after forming a gate electrode 103 via a gate insulating film 102 on a p-type silicon substrate 101, ion implantation is performed using the gate electrode 103 or the like as an ion implantation mask, furthermore, an n-low concentration impurity region 106 is formed by heat treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage.例文帳に追加

ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。 - 特許庁

When the divided clock signals are inputted into DFFs 1, 2, and 3 constituting in a dividing circuit, the gm of the N-type or P-type MOS transistor can be set higher than in the conventional cases, so that a single-phase clock drive dividing circuit can be improved much further in frequency characteristics than the conventional.例文帳に追加

単相クロックＣＬＫ０をそれぞれｎＭＯＳトランジスタ駆動用クロック信号ＣＬＫ１及びｐＭＯＳトランジスタ駆動用クロック信号ＣＬＫ２に分割し、分割されたクロック信号を分周回路を構成するＤＦＦ１、２、３回路に入力すると、ｎ型、ｐ型のＭＯＳトランジスタのそれぞれのｇｍを従来よりも大きく設定するので、分周の周波数特性を従来よりも大幅に伸ばすことが可能となる。 - 特許庁

The method for manufacturing the optical semiconductor integrated circuit device comprises the steps of forming a p^+-type exudated region of an emitter region in a vertical pnp transistor 21 by exudating an impurity from an emitter retrieving electrode 41, and forming an n^+-type diffused region 39 of a base leading region by ion implanting.例文帳に追加

本発明における光半導体集積回路装置の製造方法では、縦型ＰＮＰトランジスタ２１において、エミッタ領域であるＰ＋型の浸み出し領域はエミッタ取り出し電極４１からの不純物の浸み出しにより形成し、ベース導出領域であるＮ＋の拡散領域３９はイオン注入により形成する。 - 特許庁

To provide a method of discriminating a combination of an electrode and an organic semiconductor which have improved electron injection efficiency and hole injection efficiency in an organic TFT, to achieve two kinds of n-channel and p-type TFTs, and to provide a complementary organic thin film transistor (organic CTFT) and a complementary organic TFT array forming a desired circuit configuration using the organic CTFT.例文帳に追加

有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する相補型有機ＴＦＴアレイを提供する。 - 特許庁

In a method of manufacturing a semiconductor device, when forming source and drain regions of a MOS transistor having LDD structure, after forming a gate electrode 103 on a p-type silicon substrate 101 via a gate insulation film 102, ion injection is performed with the gate electrode 103 and the like being an ion injection mask, and an n-type low concentration impurity region 106 is formed by thermal treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

An n-channel or p-channel field effect transistor is characterized in that it has a barrier between a source electrode and a conduction band or a valence band of a semiconductor on which the source electrode abuts, and has such a configuration that electrons or holes which flow through the barrier from the source electrode can be adjusted by a gate voltage.例文帳に追加

ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。 - 特許庁

A MOS field-effect transistor is provided with a SOI substrate 30, where contact holes 13-1 and 13-2 are each bored in source/drain diffused layers 10 and 11 from above extending over an adjacent element isolation oxide film 7 so as to reach to a silicon substrate 1, and impurity ions are implanted into the exposed surface region of the silicon substrate 1 for the formation of P-N junctions.例文帳に追加

ＳＯＩ基板３０を用いたＭＯＳ型電界効果トランジスタにおいて、コンタクト孔１３−１，１３−２をソース・ドレイン拡散層１０，１１上から隣接する素子分離用の酸化膜７上に亘って、シリコン基板１に到達する深さに形成し、露出されたシリコン基板の表面領域に不純物をイオン注入してＰＮ接合を形成することを特徴としている。 - 特許庁

To provide techniques for discriminating combinations of electrodes and organic semiconductors of organic TFTs which are improved in electron injection efficiency and hole injection efficiency, to actualize two kinds of TFTs which are n-channel TFTs and p-channel TFTs, and further to provide complementary organic thin film transistor (organic CTFT) and an organic CTFT array forming desired arbitrary circuit constitution with organic CTFTs.例文帳に追加

有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、さらに、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する有機ＣＴＦＴアレイを提供する。 - 特許庁

To provide a semiconductor device whose pattern layout is optimized so that the yield of flattening by CMP is not influenced owing to increase of the integration degree of the semiconductor device having a well contact diffusion layer and a sub-contact diffusion layer disposed between both P- and N-channel transistor arrays arranged facing each other.例文帳に追加

Ｐｃｈトランジスタ列とＮｃｈトランジスタ列とが向かい合って配置された半導体集積回路において、両トランジスタ列間にウェルコン拡散層及びサブコン拡散層が配置された装置の集積度を高めても、ＣＭＰによる平坦化を行う際に歩留まりに悪影響のないパターンにレイアウトを最適化した半導体装置を提供する。 - 特許庁

The field effect transistor (FET) includes a plurality of device layers disposed vertically in a stack, each device layer has a source region, a drain region and a plurality of nanowire channels 110 connecting the source region and the drain region, wherein the source and drain regions of one or more of the device layers are doped with an n-type dopant or a p-type dopant.例文帳に追加

電界効果トランジスタ（ＦＥＴ）インバータは、スタック内で垂直方向に配置された複数のデバイス層を含み、各デバイス層は、ソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネル１１０を有し、ここで１つ又は複数のデバイス層のソース及びドレイン領域はｎ型ドーパント、又はｐ型ドーパントでドープされる。 - 特許庁

In operation, a column select signal YR is controlled and when a column read out amplifier uses an N-channel path transistor, this signal is driven below VSS in the sleep mode; when a P-channel device is used instead, the signal is driven to the source voltage level of VCC.例文帳に追加

動作時に列選択信号ＹＲが制御され、列読出し増幅器でＮチャネルパストランジスタが使用される場合には、スリープモード中にこの信号がＶＳＳ未満で駆動されるようにし、代わりにＰチャネル装置が使用される場合には、この信号がＶＣＣの電源電圧レベルに駆動されるようにする。 - 特許庁

Idling currents and a current drive to a push-pull circuit 3 are controlled, by changing threshold voltages of the transistor Q17 and Q18 by utilizing substrate bias effects with changes in the voltages applied to the N-well and P-well.例文帳に追加

ＮウェルおよびＰウェルに印加する電圧を変化させることにより、基板バイアス効果を利用して、Ｎｃｈ−ＭＯＳトランジスタＱ１７およびＰｃｈ−ＭＯＳトランジスタＱ１８のスレッシュホールド電圧を変化させることで、プッシュプル回路３に流れるアイドリング電流や電流駆動能力を制御する。 - 特許庁

In the MOS transistor circuit provided with a logic circuit connected between a high-voltage source VDD and a low-voltage source GND and a CMOS output circuit 14 that is connected between the two voltage sources and receives the output of the logic circuit, the CMOS output circuit 14 employs an enhancement P-channel MOS transistor EPMOS and a depletion N-channel MOS transistor DNMOS.例文帳に追加

高電位源ＶＤＤと低電位源ＧＮＤとの間に接続された論理回路と、前記２つの電位源との間に接続され前記論理回路の出力を入力とするＣＭＯＳ出力回路１４とを備えたＭＯＳトランジスタ回路において、前記ＣＭＯＳ出力回路１４はＰチャネルＭＯＳトランジスタＥＰＭＯＳはエンハンスメント型で、ＮチャネルＭＯＳトランジスタＤＮＭＯＳはデプレッション型で構成されていることを特徴とする。 - 特許庁

Then, an n-channel transistor and a p-channel transistor are formed each having a <110> axis of the single crystal semiconductor layer in a channel length direction.例文帳に追加

（１１０）面を主表面に有する単結晶半導体基板において、主表面にイオンを照射して単結晶半導体基板中に脆化層を形成し、単結晶半導体基板の主表面に絶縁層を形成し、絶縁層と、絶縁表面を有する基板とを接合させ、単結晶半導体基板を、脆化層において分離させることにより、絶縁表面を有する基板上に、（１１０）面を主表面とする単結晶半導体層を形成し、単結晶半導体層の＜１１０＞軸方向がチャネル長方向となるように、ｎチャネル型のトランジスタとｐチャネル型のトランジスタを形成する。 - 特許庁

In the oscillation start detection circuit for detecting oscillation start when transmitting output from an oscillation inverter 1 to an internal circuit, a transmission gate 11 where output from the oscillation inverter 11 is inputted is provided, thus utilizing a dead zone voltage that is generated by applying middle potential to the gate of the P-channel type MOS transistor and the N-channel type MOS transistor of the transmission gate 11.例文帳に追加

本発明は、発振インバータ１からの出力を内部回路に伝達する際の発振開始を検知する発振開始検知回路において、前記発振インバータ１からの出力が入力されるトランスミッションゲート１１を設け、当該トランスミッションゲート１１のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲートに中間電位を印加することにより発生する不感帯電圧を利用するものである。 - 特許庁

In a semiconductor device which provides a P channel transistor having a silicon germanium layer 132 in a gate electrode 115, and an N channel transistor having the silicon germanium layer 132 in a gate electrode 114, the gate electrode is composed of a laminating structure between the silicon germanium layer 132 and a silicon layer 133 formed on each silicon germanium layer, and a spread preventing layer 134 preventing the spread of germanium is formed in each silicon layer 133.例文帳に追加

ゲート電極１１５にシリコン・ゲルマニウム層１３２を有するＰチャネルトランジスタとゲート電極１１４にシリコン・ゲルマニウム層１３２を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層１３２と、前記各シリコン・ゲルマニウム層上に形成したシリコン層１３３との積層構造からなり、前記各シリコン層１３３中にゲルマニウムの拡散を防止する拡散防止層１３４が形成されているものである。 - 特許庁

A field effect transistor uses carbon nanotubes as channels, wherein the drain electrode and the source electrode are connected in series with a plurality of carbon nanotubes, and carbon nanotubes 1, in contact with the gate via a gate insulating layer, are doped to have an n-type or a p-type, and carbon nanotubes 2, in contact with the source and drain electrodes, are doped in a complementary fashion with the carbon nanotubes 1.例文帳に追加

本発明に係る電界効果型トランジスタは、カーボンナノチューブをチャネルに用いる電界効果型トランジスタにおいて、ドレイン電極とソース電極が複数のカーボンナノチューブで直列に接続されていて、ゲートとゲート絶縁層を介して接しているカーボンナノチューブ１がｎ型またはｐ型にドーピングされて、ソースおよびドレイン電極と接触しているカーボンナノチューブ２がカーボンナノチューブ１とは相補的にドーピングされていることを特徴とする。 - 特許庁

In the method for preparing a transistor having a semiconductor containing source and drain regions and a channel formation regions, a gate insulated film in contact with the semiconductor, and a gate electrode in contact with the gate insulated film; the source and drain regions are formed by adding N or P type impurities in the semiconductor and then radiating an Nd: YAG laser beam onto the semiconductor having the impurities added therein.例文帳に追加

ソース領域、ドレイン領域及びチャネル形成領域を含む半導体、該半導体に接したゲート絶縁膜並びに該ゲート絶縁膜に接したゲート電極を有するトランジスタの作製方法において、前記ソース領域及び前記ドレイン領域は、半導体にＮ型もしくはＰ型の不純物を添加した後、前記不純物が添加された半導体にＮｄ：ＹＡＧレーザー光を照射して形成されることを特徴とするトランジスタの作製方法。 - 特許庁