「p buffer」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Next, a P^+-drain layer 1 is formed on the rear surface of the N^+-buffer layer 2 by means of the ion implantation and irradiation of a second laser light beam.例文帳に追加

次に、Ｎ^＋バッファ層２の裏面にイオン注入と第２のレーザ照射によりＰ^＋ドレイン層１を形成する。 - 特許庁

An n^+ buffer layer 21 and a p^+ collector layer 17 are formed on the lower side of the substrate 11.例文帳に追加

そして、ｎ- 型半導体基板１１の下部側には、ｎ+ 型バッファ層２１およびｐ+ 型コレクタ層１７を形成する。 - 特許庁

An n-side electrode 8 is formed on the buffer layer 4, and a p-side electrode 9 is formed on the diffusion area 7.例文帳に追加

バッファ層４の上にはｎ側電極８、拡散領域７の上にはｐ側電極９が形成されている。 - 特許庁

A p-type buffer layer 12, a p-type semiconductor layer 14, an n-type semiconductor layer 16, a p-type semiconductor layer 18, an n-type semiconductor layer 20, and an n-type semiconductor layer 30 serving as a light absorbing layer are successively laminated on a p-type substrate 10 to form a pnpn structure.例文帳に追加

ｐ形基板１０上に、ｐ形バッファ層１２，ｐ形半導体層１４，ｎ形半導体層１６，ｐ形半導体層１８，ｎ形半導体層２０、光吸収層であるｎ形半導体層を順次積層し、ｐｎｐｎ構造を作る。 - 特許庁

The differential input buffer 2 consists of an internal differential input buffer 122, that receives a differential signal (strobe P signal 26 and strobe N signal 27), an internal differential input buffer 224, that receives the strobe P signal 26 and an external reference voltage-use power supply 23, and the phase comparator 21 that receives output signals from the internal differential input buffer 122 and the internal differential input buffer 224.例文帳に追加

差動入力バッファ２は、差動信号（ストローブＰ信号２６、ストローブＮ信号２７）を入力とした内部差動入力バッファ１２２と、ストローブＰ信号２６と外部参照電圧用電源２３を入力とした内部差動入力バッファ２２４と、内部差動入力バッファ１２２と内部差動入力バッファ２２４の出力信号を入力とした、位相比較器２１から構成される。 - 特許庁

A barrier region 13 is disposed in an area below the gate region 17 in a boundary region of the channel layer 12 and the buffer layer 11, and contains p-type impurities at a higher concentration than the concentration of the p-type impurities in the buffer layer 11.例文帳に追加

バリア領域１３は、チャネル層１２とバッファ層１１との境界領域において、ゲート領域１７の下に位置する領域に配置され、バッファ層１１におけるｐ型不純物の濃度より高い濃度のｐ型不純物を含む。 - 特許庁

An input and output buffer control circuit 9 controls an external output controls in a usual mode so that the external output can be output if an identifying signal P for a fetch instruction is not active as well as the external output can not be output to an address buffer 11 and an input/output data buffer 12 if the identifying signal P for the fetch instruction is active.例文帳に追加

通常のモードでは、入出力バツファ制御回路９は、命令フェッチ認識信号Ｐがアクティブな時アドレス出力バツファ１１およびデータ入出力バツファ１２に対し外部出力をしないように、また命令フェッチ認識信号Ｐがアクティブでないときは出力できるように制御する。 - 特許庁

To suppress the skew of a paper P due to the formation of a loop, and to prevent the paper P from oblique motion, in an image forming apparatus A constituted so that the loop formed at a part of the paper P is made to function as a post-exposure buffer.例文帳に追加

ペーパーＰの一部にループを形成して、露光後バッファとして機能させるようにした画像形成装置Ａにおいて、そのループの形成に起因するペーパーＰの傾きを抑制し、ペーパーＰの斜行を防止する。 - 特許庁

In a composition of the buffer layer 12, a region (substrate connection region 121) where the value of p is set to 0 (p=0) (GaN) is formed on the lower end side, and a region (active layer connection region 122) where the value of p is also set to 0 (p=0) (GaN) is formed on the upper end side (electron transit layer 13 side).例文帳に追加

この緩衝層１２の組成においては、下端側においてｐ＝０（ＧａＮ）となった領域（基板接続領域１２１）が、上端側（電子走行層１３側）においてもｐ＝０（ＧａＮ）となった領域（能動層接続領域１２２）が、それぞれ設けられている。 - 特許庁

A semiconductor laser element 100 comprises a low temperature buffer layer 2, an n-GaN layer 3, an n-clad layer 4, an n-optical guide layer 5, an n-MQW light emitting layer 6, a p-AlGaN layer 7, a p-optical guide layer 8, a p-clad layer 9 and a p-contact layer 10 formed sequentially on a sapphire substrate 1.例文帳に追加

半導体レーザ素子１００は、サファイア基板１上に、低温バッファ層２、ｎ−ＧａＮ層３、ｎ−クラッド層４、ｎ−光ガイド層５、ｎ−ＭＱＷ発光層６、ｐ−ＡｌＧａＮ層７、ｐ−光ガイド層８、ｐ−クラッド層９およびｐ−コンタクト層１０を順に形成してなる。 - 特許庁

A buffer layer 22, an n-type clad layer 23, an MQW layer 24, a p-type clad layer 25, an intermediate layer 26, and a part of a p-type contact layer 27 are grown on a substrate 21 using an MBE method.例文帳に追加

基板２１上にバッファ層２２,ｎ型クラッド層２３,ＭＱＷ層２４,ｐ型クラッド層２５,中間層２６,ｐ型コンタクト層２７の一部をＭＢＥ法で成長する。 - 特許庁

An n-type buffer layer, an n-type clad layer, an active layer 38, a p-type clad layer and a p-type cap layer are sequentially laminated on an n-type substrate, and an (n) electrodes 44 is provided on a lower surface of the substrate.例文帳に追加

ｎ型基板上に、ｎ型バッファ層、ｎ型クラッド層、活性層３８、ｐ型クラッド層、及びｐ型キャップ層を順次積層し、基板の下面にｎ電極４４を設ける。 - 特許庁

The basic buffer circuit 14 contains a P well 21, an N well 22, an Nch transistor MN1 fitted in the P well 21 and a Pch transistor MP1 fitted in the N well 22.例文帳に追加

基本バッファ回路１４は、Ｐウェル２１と、Ｎウェル２２と、Ｐウェル２１の中に設けられたＮｃｈトランジスタＭＮ１と、Ｎウェル２２の中に設けられたＰｃｈトランジスタＭＰ１と、を含む。 - 特許庁

Then, the first processing means 31 performs loopback of the packet P to the j-th input port through a loopback circuit 2 and stores the packet P in an input buffer 12-j for loopback.例文帳に追加

その後、第１の処理手段３１は、上記パケットＰをループバック回路２を介して第ｊ番目の入力ポートにループバックし、ループバック用入力バッファ１２−ｊに蓄積する。 - 特許庁

On the reverse side of the semiconductor substrate 11, an (n) type buffer layer 19, a (p) type anode layer 20, and an anode electrode 21 are provided.例文帳に追加

半導体基板１１の裏面側にｎ型バッファ層１９、ｐ型アノード層２０およびアノード電極２１を設ける。 - 特許庁

The output buffer 300 includes a potential compensation circuit 320 between the p-type transistor 303 and an output node 309.例文帳に追加

この出力バッファ３００は、ｐ型トランジスタ３０３と出力ノード３０９との間に電位補償回路３２０を備える。 - 特許庁

In a radio interface card 10A, a radio module 1 receives a packet P from an external network and stores the packet to a packet buffer 1a.例文帳に追加

無線インタフェースカード１０Ａでは、無線モジュール１が外部ネットワークからパケットＰを受信し、パケットバッファ１ａへ蓄積する。 - 特許庁

The input and output sides of the buffer circuit 11 are connected to the n-type diffusion layer 2 and the p-type diffusion layer 3, respectively.例文帳に追加

バッファ回路１１の入力側がｎ型拡散層２に接続され、出力側がｐ型拡散層３に接続されている。 - 特許庁

An ATM function section 22 includes a transmission path termination function section 21; an S/P conversion section 35 for performing serial communication; a cell buffer 37 wherein an ATM switch stores an ATM cell; and a cell monitor section 38 for monitoring the ATM cell in the cell buffer to output a 'buffer ENP' signal when no ATM cell is resident in the cell buffer.例文帳に追加

ＡＴＭ機能部２２は、伝送路終端機能部２１とシリアル通信を行うＳ／Ｐ変換部３５と、ＡＴＭスイッチがＡＴＭセルを格納するセルバッファと３７、セルバッファ内のＡＴＭセルを監視しＡＴＭセルの滞留がない場合に「バッファＥＮＰ」信号を出力するセル監視部３８を含む。 - 特許庁

A first N-channel MOS (metal oxide semiconductor) transistor 20 of a first buffer circuit and a second P-channel MOS transistor 41 of a second buffer circuit are added to an output circuit provided with a first control circuit 50, a level conversion circuit 11, the first buffer circuit 20, the second buffer circuit 40, and an over-voltage protection circuit 70.例文帳に追加

第１の制御回路部５０と，レベル変換回路１１と，第１のバッファ回路２０，第２のバッファ回路４０，過電圧保護回路７０とを備えた出力回路において，第１のバッファ回路の第１のＮチャネル型ＭＯＳトランジスタ２２，および第２のバッファ回路の第２のＰチャネル型ＭＯＳトランジスタ４１を付加した。 - 特許庁

A first buffer layer 12, a second buffer layer 14, an SLS layer 16, an MQW light emitting layer 18, an SLS layer 20, an electrode forming layer 22, a p-type electrode 24, and an n-type electrode 26 are formed on a substrate 10.例文帳に追加

基板１０上に第１バッファ層１２、第２バッファ層１４、ＳＬＳ層１６、ＭＱＷ発光層１８、ＳＬＳ層２０、電極形成層２２、ｐ電極２４、ｎ電極２６を形成する。 - 特許庁

This power supply consists of an N buffer 22, a P buffer 23, a comparator 24, a variable resistance control circuit 25, voltage-dividing resistors R1 to R4, variable resistors r1 to r3 and a resistor Rr.例文帳に追加

電源装置は、Ｎバッファ２２と、Ｐバッファ２３と、コンパレータ２４と、可変抵抗制御回路２５と、分圧抵抗Ｒ１〜Ｒ４と、可変抵抗ｒ１〜ｒ３と、抵抗Ｒｒと、から構成されている。 - 特許庁

Subsequently, a buffer layer 11 composed of AlN is formed on the sapphire substrate 10, and then a buried layer 12, an n-type layer 13, a light-emitting layer 14, and a p-type layer 15 are sequentially stacked on the buffer layer 11.例文帳に追加

次に、サファイア基板１０上に、ＡｌＮからなるバッファ層１１を形成し、バッファ層１１上に、埋め込み層１２、ｎ型層１３、発光層１４、ｐ型層１５を順に積層する。 - 特許庁

In the collector forming part 11, there are formed an N-type buffer region 4 reaching the embedded oxide film 2 from the surface and a P-type collector region 5 formed on the surface of the N-type buffer region 4.例文帳に追加

当該コレクタ形成部１１に、表面から埋め込み酸化膜２に達するＮ型バッファ領域４と、Ｎ型バッファ領域４の表面部に形成されたＰ型コレクタ領域５とが形成される。 - 特許庁

The distance from the position at which the net doping concentration of the N^+ first buffer layer 2 is maximum to the interface between the P^+ collector layer 3 and the second buffer layer 12 is determined to be 5 μm or more to 30 μm or less.例文帳に追加

また、Ｎ^+第１バッファ層２のネットドーピング濃度が極大の位置から、Ｐ^+コレクタ層３と第２バッファ層１２との界面までの距離を、５μｍ以上３０μｍ以下となるようにする。 - 特許庁

Read- data detected by the sense amplifier S/A.0, that is, a result of verify-read is transferred to a page buffer P/B of a selected column.例文帳に追加

センスアンプＳ／Ａ・０により検出されたリードデータ、即ち、ベリファイリード結果は、選択されたカラムのページバッファＰ／Ｂに転送される。 - 特許庁

A mixed water supply passage (served also as a raw water supply passage) 12 between the buffer tank BT and a reverse osmosis membrane RO is fitted with a pump P.例文帳に追加

バッファタンクＢＴと逆浸透膜ＲＯとの間の混合水供給路（兼原水供給路）１２にポンプＰを設ける。 - 特許庁

The noninverting buffer has an N-channel MOS transistor(TR) and a P-channel MOS TR, and source of the TRs are connected in common.例文帳に追加

同相バッファは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有し、相互のトランジスタのソースが共通に接続されている。 - 特許庁

In particular, the operational amplifier 82-4 is composed of a push-pull type operational amplifier having a PMOS (p-type MOS transistor) buffer and is provided with a hysteresis comparator 90.例文帳に追加

特に、オペアンプ８２−４を、PMOSバッファを有するプッシュプル型のオペアンプで構成すると共に、ヒステリシス・コンパレータ９０を設けている。 - 特許庁

The pixel circuit P comprises a control circuit CTL, a latch circuit 70, a buffer circuit 80, a supply circuit 90, and an OLED element 100.例文帳に追加

画素回路Ｐは、制御回路ＣＴＬ、ラッチ回路７０、バッファ回路８０、供給回路９０、及びＯＬＥＤ素子１００を備える。 - 特許庁

After forming an n-type buffer layer 7, a surface of the n-type buffer layer 7 is covered with a protecting film 8, then flaws 6, which are generated in forming the n-type buffer layer 7, are removed by a mirror polishing, and a p-type base region and an n-type emitter region are formed on the surface.例文帳に追加

ｎ型バッファ層７を形成した後で、このｎ型バッファ層７の表面を保護膜８で被覆し、ｎ型バッファ層７を形成したたきに付いたキズ６を鏡面研磨で除去し、その面に、ｐ型ベース領域やｎ型エミッタ領域を形成する。 - 特許庁

A p-type InP buffer layer 2, an active layer 3, and an n-type InP clad layer 4 formed on a p-type InP substrate 1 are processed through a first dry etching process for the formation of a ridge 6.例文帳に追加

ｐ型ＩｎＰ基板１の上に形成された、ｐ型ＩｎＰバッファ層２、活性層３およびｎ型ＩｎＰクラッド層４を第１のドライエッチングにより加工して、リッジ部６を形成する。 - 特許庁

Moreover, the active layer 3 includes a P-type base region 6 which is formed away from the N-type buffer region 4 and an N-type emitter region 7 formed on the surface of the P-type base region 6.例文帳に追加

また、活性層３は、Ｎ型バッファ領域４から離間して形成されたＰ型ベース領域６と、Ｐ型ベース領域６の表面部に形成されたＮ型エミッタ領域７を備える。 - 特許庁

A p-type emitter region 12 is formed on the undersurface of the n+ type buffer region 13, and a collector electrode 11 is formed to be electrically connected to the undersurface of the p-type emitter region 12.例文帳に追加

また、ｎ＋型バッファ領域１３の下面にはｐ型エミッタ領域１２が設けられ、ｐ型エミッタ領域１２の下面に電気的に接続するようにコレクタ電極１１が設けられている。 - 特許庁

An AlN buffer layer 102, an undoped GaN layer 103, an undoped AlGaN layer 104, a p-type control layer 105, and a p-type contact layer 106 are sequentially formed on a sapphire substrate 101 in this order.例文帳に追加

サファイア基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型コントロール層１０５、ｐ型コンタクト層１０６がこの順に形成されている。 - 特許庁

An input buffer circuit 21 includes a differential circuit consisting of P channel MOS transistors 211-213, N channel MOS transistors 214, 215, and a threshold value changing circuit consisting of P channel MOS transistors 217, 218.例文帳に追加

入力バッファ回路２１は、ＰチャネルＭＯＳトランジスタ２１１〜２１３、ＮチャネルＭＯＳトランジスタ２１４，２１５からなる差動回路と、ＰチャネルＭＯＳトランジスタ２１７，２１８からなる閾値変更回路とを含む。 - 特許庁

A high-concentration (n) type buffer layer 12, an (n) type intermediate layer 13, a low-concentration (n) type base layer 14, a (p) type well layer 15, and a high-concentration (n) type emitter layer 16, are sequentially formed on a (p) type semiconductor substrate 11.例文帳に追加

ｐ型半導体基板１１上に、高濃度ｎ型バッファ層１２、ｎ型中間層１３、低濃度ｎ型ベース層１４、ｐ型ウェル層１５、高濃度ｎ型エミッタ層１６を順次形成する。 - 特許庁

This sheet discharge table 10 is capable of adjusting the height of a buffer plate 78 to an impact wall body 76 by a position adjusting mechanism 94 to locate the buffer plate 78 in a position for effectively absorbing an impact of the printing sheet P corresponding to the quality of the printing sheet P.例文帳に追加

本発明の排紙台１０は、衝壁本体７６に対する緩衝板７８の高さ位置を位置調整機構９４によって調整可能とし、印刷用紙Ｐの紙質に対応させて、その印刷用紙Ｐの衝撃を効果的に緩衝させる位置に緩衝板７８を位置させる。 - 特許庁

On the substrate 601, an AlN buffer layer 602, an undope GaN layer 603, an undope AlGaN layer 604, a first p-type AlGaN layer 605, a second p-type AlGaN layer 607, and a high density p-type GaN layer 608 are formed sequentially; and a gate electrode 611 carries out ohmic contact with the high density p-type GaN layer 608.例文帳に追加

基板６０１上にＡｌＮバッファ層６０２、アンドープＧａＮ層６０３、アンドープＡｌＧａＮ層６０４、第１のｐ型ＡｌＧａＮ層６０５、第２のｐ型ＡｌＧａＮ層６０７、高濃度ｐ型ＧａＮ層６０８が順に形成され、ゲート電極６１１が高濃度ｐ型ＧａＮ層６０８とオーミック接合する。 - 特許庁

An n-type buffer layer 102, n-type first clad layer 103, MQW active layer 104, p-type second clad layer 105, p-type etch stop layer 106 of energy band gap smaller than that of this second clad layer 105, p-type third clad layer 107 comprising the ridge part, and p-type protection layer 108 are provided on a GaAs substrate 101.例文帳に追加

ＧａＡｓ基板１０１上に、ｎ型バッファ層１０２、ｎ型第１クラッド層１０３、ＭＱＷ活性層１０４、ｐ型第２クラッド層１０５、この第２クラッド層１０５よりもエネルギーバンドギャップの小さいｐ型エッチング停止層１０６、リッジ部を構成するｐ型第３クラッド層１０７、ｐ型保護層１０８を備える。 - 特許庁

In this manufacturing method, when nitride treatment is performed to a tunnel insulating film 61 of a nonvolatile storage element Qm, in a semiconductor device in which the nonvolatile storage element Qm and a P-channel MISFET Qp are mounted on the same substrate, a forming region of a gate insulating film 63 of the P-channel MISFET Qp is covered in advance with a thick buffer silicon oxide film.例文帳に追加

不揮発性記憶素子Ｑｍ及びpチャネルMISFETＱｐを同一基板上に搭載した半導体装置の製造方法において、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１に窒化処理を施す際に、pチャネルMISFETＱｐのゲート絶縁膜６３の形成領域を厚い膜厚のバッファシリコン酸化膜で被覆しておく。 - 特許庁

An N-type GaAs buffer layer, an N-type InGaP clad layer, an InGaAsP barrier layer, an InGaAs active layer, an InGaAsP barrier layer, a P-type InGaP clad layer, a P-type InGaAsP etching stop layer, a P-type InGaP clad layer, and a P-type GaAs contact layer are successively laminated on an N-type GaAs substrate.例文帳に追加

ｎ型ＧａＡｓ基板11上に、ｎ型ＧａＡｓバッファ層12、ｎ型ＩｎＧａＰクラッド層13、ＩｎＧａＡｓＰバリア層14、ＩｎＧａＡｓ活性層15、ＩｎＧａＡｓＰバリア層16、ｐ型ＩｎＧａＰクラッド層17、ｐ型ＩｎＧａＡｓＰエッチングストップ層18、ｐ型ＩｎＧａＰクラッド層19、ｐ型ＧａＡｓコンタクト層20を順次積層する。 - 特許庁

An n-type buffer layer 2, an n^--type drift layer 3, and a p-type base layer 5 are laminated on an n^+-type 4H-SiC substrate 1 in this order.例文帳に追加

ｎ^+型４Ｈ−ＳｉＣ基板１の上に、ｎ型バッファー層２と、ｎ^-型ドリフト層３と、ｐ型ベース層５とが、この順に積層されている。 - 特許庁

To suppress the underflow of a P-STD audio buffer in real-time even when the length of one pack to be transmitted is large in the case of PS multiplexing.例文帳に追加

ＰＳの多重化の際、伝送される１パック長が大きいときでも、リアルタイムにＰ−ＳＴＤオーディオ・バッファのアンダーフローを抑制する。 - 特許庁

A buffer layer 2, an n-type clad layer 3, a multiple well structure active layer 4, and a p-type clad layer 5 are provided on a silicon wafer 1 of low resistance.例文帳に追加

低抵抗のシリコン基板１の上にバッファ層２、ｎ型クラッド層３、多重井戸構造活性層４、ｐ型クラッド層５を設ける。 - 特許庁