「p- type」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

A p^--type silicon support substrate 2 is provided, a p^+-type silicon layer 3 is provided on the support substrate 2, and n^+-type silicon layers 4 and p^+-silicon layers 12 are alternately formed thereon.例文帳に追加

Ｐ^−型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。 - 特許庁

To provide a semiconductor device having a p-type MIS transistor, which suppresses an increase of resistance of a p-type extension diffusion layer even when the p-type extension diffusion layer is joined shallowly.例文帳に追加

ｐ型ＭＩＳトランジスタを有する半導体装置において、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制する。 - 特許庁

Then, a P-type impurity is injected selectively into the P-type transistor formed region in which the P-type gate pattern 110b and the first space have been formed and thus a CMOS transistor is formed.例文帳に追加

そして、前記Ｐ型ゲートパターン１１０ｂ及び第１スペーサが形成された前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入してＣＭＯＳトランジスタを形成する。 - 特許庁

The p-type diffusion layer and the solar cell having the p-type diffusion layer are manufactured by applying the composition for forming the p-type diffusion layer onto a semiconductor substrate and subjecting the applied substrate to heat diffusion treatment.例文帳に追加

このｎ型拡散層形成組成物を半導体基板上に塗布し熱拡散処理を施すことで、ｐ型拡散層、及びｐ型拡散層を有する太陽電池セルが製造される。 - 特許庁

Accordingly, the concentration profile PF1_MG of the p-type dopant becomes steep in the p-type Al_XGa_1-XN layer 15 close to the interface between the p-type Al_XGa_1-XN layer 15 and the active layer 17.例文帳に追加

故に、ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１５と活性層１７との界面近傍のｐ型Ａｌ_ＸＧａ_１−ＸＮ層１５でｐ型ドーパントの濃度プロファイルＰＦ１_Ｍｇが急峻になる。 - 特許庁

The p-n junction diode 20 is constituted of a p-type silicon substrate 21 and a heavily doped region 23, formed by heavily doping n-type impurities on the surface of the p-type silicon substrate 21.例文帳に追加

ｐｎ接合ダイオード２０は、ｐ型シリコン基板２１と、ｐ型シリコン基板２１の表面にｎ型不純物が高濃度にドープされて形成される高濃度不純物領域２３とから構成されている。 - 特許庁

A ridge Ri comprised of the p-type clad layer 104, the p-type contact layer 105 and p-type ohmic electrode 106 is formed on the upper surface of a blue purple semiconductor laser element 100.例文帳に追加

青紫色半導体レーザ素子１００の上面側では、ｐ型クラッド層１０４、ｐ型コンタクト層１０５およびｐ型オーミック電極１０６からなるリッジ部Ｒｉが形成されている。 - 特許庁

In the step for manufacturing a nitride compound semiconductor laser, a p-type AlGaN etching marker layer 200 is placed under a p-type GaN cap layer 108 and a p-type AlGaN clad layer 107.例文帳に追加

窒化物系化合物半導体レーザの製造工程において、ｐ型ＧａＮキャップ層１０８およびｐ型ＡｌＧａＮクラッド層１０７下にｐ型ＡｌＧａＮエッチングマーカー層２００を敷く。 - 特許庁

The first conductivity type nitride semiconductor layer 11 is, for instance, formed by a p-type nitride semiconductor layer, and the first electrode 21 is a p-electrode which contacts the p-type nitride semiconductor layer.例文帳に追加

第１の導電型の窒化物半導体層１１は例えばｐ型窒化物半導体層から形成され、第１の電極２１はｐ型窒化物半導体層と接するｐ電極とすることができる。 - 特許庁

The second p-type cladding layer 19, the p-type interlayer 20, and the p-type cap layer 21 have laser structure wherein a belt-shaped ridge 23 and a belt-shaped dummy ridge 25 are arranged alternately in the upper part.例文帳に追加

第２ｐ型クラッド層１９，ｐ型中間層２０およびｐ型キャップ層２１は、その上部に、帯状のリッジ部２３と、帯状のダミーリッジ部２５とを交互に配列してなるレーザ構造を有する。 - 特許庁

A thyristor region 22 has a p^+-type first region 30b, n-type second regions 32b, 34b, a p^--type third region 36b and an n^+-type fourth region 38.例文帳に追加

サイリスタ領域２２は、ｐ^＋型の第１領域３０ｂと、ｎ型の第２領域３２ｂ、３４ｂと、ｐ^−型の第３領域３６ｂと、ｎ^＋型の第４領域３８を有する。 - 特許庁

An N-type embedded diffusion layer 12 is embedded and formed in a P-type substrate 11, and a P-type first embedded diffusion layer 13 having a high impurity concentration is embedded and formed in the N-type embedded diffusion layer.例文帳に追加

Ｐ型基板１１にＮ型埋込み拡散層１２を埋込み形成し、高不純物濃度のＰ型第一埋込み拡散層１３をＮ型埋込み拡散層に埋込み形成する。 - 特許庁

In the semiconductor device, a p-type MOSFET 25 and an n-type MOSFET 26 are respectively formed in an n-type well region 17 and a p-type well region 18 provided on the surface of a silicon substrate 1.例文帳に追加

シリコン基板１表面のｎ型ウェル領域１７及びｐ型ウェル領域１８にはそれぞれｐ型ＭＯＳＦＥＴ２５及びｎ型ＭＯＳＦＥＴ２６が形成されている。 - 特許庁

The source node of the p-type channel FET (42) is jointed to the drain node of the n-type channel FET (40), and the drain node of the p-type channel FET (42) is jointed to the source node of the n-type channel FET (40).例文帳に追加

ｐチャネルＦＥＴ（４２）のソースノードはｎチャネルＦＥＴ（４０）のドレインノードに結合され、ｐチャネルＦＥＴ（４２）のドレインノードはｎチャネルＦＥＴ（４０）のソースノードに結合される。 - 特許庁

Then an n-type absorption reducing layer 4 is provided on an under surface of the n-type clad layer 5, and a p-type absorption reducing layer 12 is provided on an upper surface of the p-type second clad layer 11.例文帳に追加

そして、ｎ型クラッド層５の下面にｎ型吸収低減層４が備えられるとともに、ｐ型第２クラッド層１１の上面にｐ型吸収低減層１２が備えられる。 - 特許庁

On a ZnO single crystal substrate 1, an n-type contact layer 6, an n-type clad layer 7, an active layer 8, p-type clad layer 9, and a p-type contact layer 10 are sequentially laminated.例文帳に追加

ＺｎＯ単結晶基板１上にｎ形コンタクト層６、ｎ形クラッド層７、活性層８、ｐ形クラッド層９、及びｐ形コンタクト層１０が順次積層されている。 - 特許庁

When a positive (or negative) bias is applied, a p-type (or an n-type) region of the channel is inverted, and a high channel conductance can be obtained by the n-type (or p-type) region of the channel.例文帳に追加

正（または負）バイアスが印加された場合には、チャネルのｐ型（またはｎ型）領域が逆転し、チャネルのｎ型（またはｐ型）領域でチャネル高伝導を得ることが出来る。 - 特許庁

Thus, it is not necessary to form the P+ type contact layer 17 on a surface of the P type base layer 13 in parallel to the N+ type source layer 18, and the N+ type source layer 18 can be narrowed.例文帳に追加

これによりＰ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成する必要がなくなりＮ＋型ソース層１８の幅を狭くできる。 - 特許庁

The semiconductor device has n-type and p-type polysilicons 2, 3 adjacent to each other and has a silicide layer 4 so formed as to be extended from the n-type polysilicon 2 to the p-type polysilicon 3.例文帳に追加

相互に隣接されたｎ型及びｐ型のポリシリコン２，３と、ｎ型ポリシリコン２上からｐ型ポリシリコン３上に亘って延在するように形成されたシリサイド層４を備える。 - 特許庁

N+ type diffusion regions 6a-6d as well as P- type diffusion region 5a and the like are formed on the surface and its vicinity of an N- type epitaxial layer 2 on a p-type silicon substrate 1.例文帳に追加

ｐ型シリコン基板１上のＮ−型エピタキシャル層２の表面およびその近傍にＮ＋型拡散領域６ａ〜６ｄおよびＰ型拡散領域５ａ等が形成されている。 - 特許庁

A semiconductor light emitting device includes an n-type semiconductor layer 11, a p-type semiconductor layer 13, and an active layer 12 having a multilayer quantum well structure sandwiched by the n-type semiconductor layer and the p-type semiconductor layer.例文帳に追加

半導体発光装置は、ｎ型半導体層１１とｐ型半導体層１３とに挟まれてなる多重量子井戸構造を有する活性層１２とを有している。 - 特許庁

The n-type absorption reducing layer 4 has a larger Al composition ratio than the n-type clad layer 5, and the p-type absorption reducing layer 12 has a larger Al composition ratio than the p-type second clad layer 11.例文帳に追加

ｎ型吸収低減層４はｎ型クラッド層５よりもＡｌ組成比が大きく、ｐ型吸収低減層１２はｐ型第２クラッド層１１よりもＡｌ組成比が大きい。 - 特許庁

To provide a semiconductor element including an n-type clad layer having characteristics required for an n-type clad layer or a p-type clad layer having characteristics required for a p-type clad layer.例文帳に追加

ｎ型クラッド層に要求される特性を有するｎ型クラッド層またはｐ型クラッド層に要求される特性を有するｐ型クラッド層を備えた半導体素子を提供する。 - 特許庁

An N type GaN layer 2 and a P type GaN layer 3 are laminated, and these N type GaN layer 2 and P type GaN layer 3 are processed to have a trapezoidal shape thus forming a mesa 4.例文帳に追加

Ｎ型ＧａＮ層２、Ｐ型ＧａＮ層３が積層され、これらＮ型ＧａＮ層２およびＰ型ＧａＮ層３が台状に加工されてメサ部４が形成されている。 - 特許庁

A deep P type well region 13 and a shallow P type well region 15 are formed on the deep N type well regions 12 thus fabricating an N type variable substrate bias transistor 16.例文帳に追加

Ｎ型の深いウェル領域１２の上に、Ｐ型の深いウェル領域１３とＰ型の浅いウェル領域１５を形成して、Ｎ型の基板バイアス可変トランジスタ２６を形成する。 - 特許庁

In the p-type base layer 3, an n-type emitter layer 4 is formed and in a region on the surface of the n-type base layer 1, which is different from the p-type base layer 3, a trench groove 8 is formed.例文帳に追加

そして、ｐ型ベース層３内にはｎ型エミッタ層４が形成され、また、ｎ型ベース層１の表面でｐ型ベース層３と異なる領域にはトレンチ溝８が形成されている。 - 特許庁

To provide a method of manufacturing an n-type chalcogenide material and a p-type chalcogenide material, and a method of manufacturing a chalcogenide thin-film transistor using the n-type chalcogenide material and the p-type chalcogenide material.例文帳に追加

ｎ型カルコゲニド素材とｐ型カルコゲニド素材を製造する方法、ｎ型カルコゲニド素材とｐ型カルコゲニド素材を用いてカルコゲニド薄膜トランジスタを製造する方法を提供する。 - 特許庁

An N-type diffusion layer 9 and a P-type diffusion layer 11 are formed having a space between each other on the P-type semiconductor substrate 1 away from the N-type well 3.例文帳に追加

Ｎ型ウエル３とは間隔をもってＰ型半導体基板１に互いに間隔をもって形成されたＮ型拡散層９及びＰ型拡散層１１が形成されている。 - 特許庁

The optical sensors 4 are constituted of a p+ type region 22 and an n+ type region 24, and a p- type region 26 (overflow barrier) and an n type region 28 as a transfer path are formed at the lower part.例文帳に追加

光センサー４はｐ＋領域２２およびｎ型領域２４から成り、その下にｐ−領域２６（オーバーフローバリア）と、転送路としてのｎ型領域２８が形成されている。 - 特許庁

Related to a semiconductor device comprising p-type and n-type TFTs, a different impurity concentration is separately set for a channel layer of p-type TFT and that of n-type TFT.例文帳に追加

ｐ型及びｎ型ＴＦＴを含む半導体装置において、ｐ型ＴＦＴのチャネル層とｎ型ＴＦＴのチャネル層とで不純物濃度が異なるように独立して設定される。 - 特許庁

On an n-type semiconductor substrate 1, a first p-type well 3 and a second p-type well 4 electrically separated by an n-type well 2, and an element isolation film 5 are formed.例文帳に追加

Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離された、第１のＰ型ウェル３と第２のＰ型ウェル４および素子分離膜５が形成されている。 - 特許庁

The surface layer of the n^--type layer 12 is selectively formed with a p-type region 14, and the surface layer of the p-type region 14 is selectively formed with an n^+-type region 15.例文帳に追加

ｎ^−型層１２の表面層に選択的にｐ型領域１４が形成され、ｐ型領域１４の表面層に選択的にｎ^＋ 型領域１５が形成されている。 - 特許庁

The doping of N-type region 111a and P-type region 112a respectively are executed, independent of the doping of N type diffusion layer of NMOS and the doping of P type diffusion layer of PMOS.例文帳に追加

Ｎ型領域１１１ａ，Ｐ型領域１１２ａのドーピングは、それぞれＮＭＯＳのＮ型拡散層のドーピング，ＰＭＯＳのＰ型拡散層のドーピングと独立に行なわれる。 - 特許庁

On an n-type GaAs substrate 12, an n-type AlGaAs lower clad layer 14, an active layer 16, a p-type AlGaAs upper clad layer 18, and a p-type GaAs cap layer 20 are successively grown.例文帳に追加

ｎ−ＧａＡｓ基板１２上に、ｎ−ＡｌＧａＡｓ下部クラッド層１４、活性層１６、ｐ−ＡｌＧａＡｓ上部クラッド層１８、及びｐ−ＧａＡｓキャップ層２０を成長させる。 - 特許庁

In the N-type diffused source and drain layers 20, there is formed P-type impurity-implanted regions 19 having a P-type impurity concentration lower than that of the N-type diffused source and drain layers 20.例文帳に追加

Ｎ型ソース・ドレイン拡散層２０の内部には、Ｐ型不純物濃度がＮ型ソース・ドレイン拡散層２０よりも低いＰ型不純物注入領域１９が形成されている。 - 特許庁

The p-well 60 located under the output is formed with the concentration of the p-type impurity higher than the p-well 10 in the other area.例文帳に追加

出力部の下に配置されたＰウェル６０は、他の領域のＰウェル１０よりＰ型不純物の濃度が高く形成される。 - 特許庁

The polarity of the second reference voltage Vss2 is plus when the conduction type of the well is a p-type, but it is minus when the conduction type of the well is an n-type.例文帳に追加

第２の基準電圧Vss2の極性は、ウェルの導電型がＰ型であるときはプラス、Ｎ型であるときはマイナスとする。 - 特許庁

A p-electrode 6 as a bonding electrode is formed while it is directly in contact with a p-type layer 4 made of p-type GaN-based compound semiconductor, and a current diffusion layer 5 that has light transmitting property as well as higher conductivity that the p-type layer 4 is formed in a part on the surface of the p-type layer 4 excluding the p-electrode 6.例文帳に追加

ｐ型のＧａＮ系化合物半導体にて形成されたｐ型層４に直接に接触して、ボンディング電極であるｐ電極６が形成されており、ｐ型層４の表面のｐ電極６以外の部分に、透光性でｐ型層４よりも高い導電性を有する電流拡散層５が形成されている。 - 特許庁

An angle at which the front end of the paper P turns downward are determined according to printing coverage (printing area ratio on the recording medium), type of the paper P, feeding speed of the paper P, size of the paper P.例文帳に追加

また、用紙Ｐの先端が下を向く角度は、印字カバーレッジ（記録媒体上の印字面積率）、用紙Ｐの種類、用紙Ｐの搬送速度、用紙Ｐのサイズによる。 - 特許庁

An angle at which the front end of the paper P turns upward are determined according to printing coverage (printing area ratio on the recording medium), type of the paper P, feeding speed of the paper P, size of the paper P.例文帳に追加

また、用紙Ｐの先端が上を向く角度は、印字カバーレッジ（記録媒体上の印字面積率）、用紙Ｐの種類、用紙Ｐの搬送速度、用紙Ｐのサイズによる。 - 特許庁

The NPN transistor having an epitaxial region in an N-type silicon/P-type silicon germanium/N-type silicon structure and the PNP transistor having an epitaxial region in a P-type silicon/N-type silicon germanium/P-type silicon structure are formed in the silicon wafer after an element separation oxidized film is formed.例文帳に追加

素子分離酸化膜形成後のシリコン基板に、Ｎ型シリコン／Ｐ型シリコンゲルマニウム／Ｎ型シリコンの構造のエピタキシャル領域を有するＮＰＮトランジスタと、Ｐ型シリコン／Ｎ型シリコンゲルマニウム／Ｐ型シリコンの構造のエピタキシャル領域を有するＰＮＰトランジスタを形成する。 - 特許庁

An n-type semiconductor region 12 and a p-type semiconductor region 13 are provided on a semi-insulating GaAs substrate 11 and an n-type ohmic electrode 14 is provided on the n-type semiconductor region 12, while a p-type ohmic electrode 15 is provided on the p-type semiconductor region 13.例文帳に追加

半絶縁性ＧａＡｓ基板１１上にｎ型半導体領域１２とｐ型半導体領域１３を設け、ｎ型半導体領域１２上にｎ型オーミック電極１４を設け、ｐ型半導体領域１３上にｐ型オーミック電極１５を設けている。 - 特許庁

A first n-type conductive area 2 and a second n-type conductive area 3 are formed on a p-type semiconductor substrate 1, and first p-type conductive areas 4, 5, and 6 are formed in the first conductive area 2, and second p-type conductive areas 7, 8, and 9 are formed in the second n-type conductive area 3.例文帳に追加

Ｐ型の半導体基板１に第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成し、第１Ｎ型導電領域２内に第１Ｐ型導電領域４，５，６、前記第２Ｎ型導電領域３内にＰ型の第２Ｐ型導電領域７，８，９を形成する。 - 特許庁

At least a channel region is composed of at least one P-type or N-type nanoparticle arrayed in the longitudinal direction, and the P-type or the N-type nanoparticles are arrayed, in parallel with a P-type or N-type nanoparticle line partitioned on a board.例文帳に追加

少なくともチャンネル領域が、長手方向に配列された少なくとも一つのＰ型またはＮ型ナノ粒子よりなり、Ｐ型またはＮ型ナノ粒子は、それぞれその長手方向が、基板上に区画されたＰ型またはＮ型ナノ粒子ラインと平行に配列されている。 - 特許庁

An N-type transistor constituting the switch elements SS and SA for sampling and flip-around, respectively, is formed at a second P-type well PWL2 separated from the first P-type well PWL1, and a P-type transistor is formed at a second N-type well NWL2 separated from the first N-type well NWL1.例文帳に追加

サンプリング用及びフリップアラウンド用スイッチ素子ＳＳ、ＳＡを構成するＮ型トランジスタは第１のＰ型ウェルＰＷＬ１と分離された第２のＰ型ウェルＰＷＬ２に形成され、Ｐ型トランジスタは第１のＮ型ウェルＮＬ１と分離された第２のＮ型ウェルＮＷＬ２に形成される。 - 特許庁