「processor bus」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To enable a second data processor to access a first bus when a first data processor is put in a stand-by state.例文帳に追加

第１データプロセッサが待機状態にあるとき第２データプロセッサが第１バスにアクセス可能とする。 - 特許庁

The multiprocessor system includes: a host processor 12; a co-processor 14 which is operated as the accelerator of the host processor 12 and executes the service; and a bus 16 connecting the host processor 12 to the co-processor 14.例文帳に追加

ホストプロセッサ１２と、ホストプロセッサ１２のアクセラレータとして動作して、サービスを実行するコプロセッサ１４と、ホストプロセッサ１２とコプロセッサ１４とを接続するバス１６と、を備える。 - 特許庁

The system LSI has, in a hardware side, a processor, a memory, a functional circuit module, a bus, and a bus arbiter which can be controlled from a CPU.例文帳に追加

ハード側＝プロセッサ、メモリ、機能回路モジュール、バス、ＣＰＵから制御可能なバスアービタ、を持つシステムＬＳＩ。 - 特許庁

The processor bus 330 includes a shaping monitor 340 configured to control the access to the bus by the processors.例文帳に追加

プロセッサバス３３０はプロセッサによるバスへのアクセスを制御するように構成された成形モニタ３４０を含む。 - 特許庁

In the past, the system bus or front side bus (FSB) on Intel processor designs operated at a maximum frequency of 66MHz. 例文帳に追加

過去においては、インテル・プロセッサ設計上のシステムバスまたはフロントサイドバス（FSB）は最高周波数66MHzで動作した。 - コンピューター用語辞典

The communication processor functions as the master processor by accessing a peripheral bus of the device by use of a memory interface of the communication processor.例文帳に追加

通信プロセッサーは、通信プロセッサーのメモリインターフェースを用いて装置の周辺バスをアクセスすることによりマスタプロセッサーとして機能する。 - 特許庁

The instruction processor interfaces with a host computer through an input/ output bus.例文帳に追加

命令プロセッサは入出力バスを介してホスト・コンピュータとインタフェースをとる。 - 特許庁

MULTI-PROCESSOR COMPUTER SYSTEM FOR COMMUNICATION VIA INTERNAL BUS AND ITS COMMUNICATION METHOD例文帳に追加

内部バスを介して通信するマルチプロセッサ・コンピュータシステムとその通信方法 - 特許庁

BUS INTERFACE ADAPTER, DATA TRANSFER METHOD, DATA TRANSFER SYSTEM, AND INFORMATION PROCESSOR例文帳に追加

バスインタフェースアダプタ、データ転送方法、データ転送システム及び情報処理装置 - 特許庁

A system is provided with a bus connected to a processor, a first data route which connects the processor to a first memory and is different from the bus and a second data route which connects the processor to a second memory and is different from the bus.例文帳に追加

プロセッサとつながるバスと、プロセッサに対し第１のメモリへのつながりを提供する、バスとは別の第１のデータ経路と、プロセッサに対し第２のメモリへのつながりを提供する、バスとは別の第２のデータ経路と、を有する。 - 特許庁

When multiple processors request access to the bus, the bus arbiter grants bus access to the processor with the highest weight in the highest tier among the processors requesting the bus access.例文帳に追加

複数のプロセッサがバスへのアクセスを要求する場合、バスアービタは、バスアクセスを要求するプロセッサのうち、最高次の層内の最も大きな重みを有するプロセッサへのバスアクセスを許可する。 - 特許庁

The control means 103 also has a data path switch, with which each data bus of the processor bus 111, the memory bus 112 and the system bus 113 is connected to transfer mutually data on the data buses according to the data bus control signals.例文帳に追加

又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパスイッチを有する。 - 特許庁

The means 103 connected also to respective data buses of the processor bus 111, the memory bus 112 and the system bus 113 has a data bus switch 402 for mutually transferring data on these data buses in accordance with a data bus control signal 420.例文帳に追加

又、この三叉路接続コントロール手段(103)は、プロセッサバス(111)、メモリバス(112)、システムバス(113)のそれぞれのデータバスが接続され、データバス制御信号(420)に応じてこれらのデータバス上のデータを相互に転送するデータパスイッチ(402)を有する。 - 特許庁

To provide a foundation field bus device using a processor and foundation field bus protocol through a network and a control system that utilizes both foundation field bus protocol and second protocol.例文帳に追加

ネットワークにより、プロセッサと、ファンデーションフィールドバスプロトコルを使用するファンデーションフィールドバス装置及びセカンドプロトコルの両方を利用する制御システムを提供する。 - 特許庁

A bus bridge 27 for connecting the bus of a computer 1 with the bus of the image processing circuit 22 in an image processor 2 is provided, and the controller 3 of a computer controls the bus bridge 27, such that the bus of the image processing circuit 22 is connected with the bus of the computer.例文帳に追加

画像処理装置２の画像処理回路２２のバスにコンピュータ１のバスを接続させるバスブリッジ２７を備え、画像処理回路２２のバスとコンピュータのバスが接続されるように、コンピュータのコントローラ３８がバスブリッジ２７を制御する。 - 特許庁

When the bus is determined to be not in use by the first determination part 11, a bus right request part 12 transmits to the bus a bus right request signal to request a bus right for the processor on which an electronic device concerned is provided to access the memory through the bus.例文帳に追加

バス権要求部１２は、第一の判定部１１によってバスが未使用であると判定された場合に、自装置が設けられているプロセッサがバスを介してメモリへアクセスするためのバス権を要求するバス権要求信号をバスに送信する。 - 特許庁

This processor is connected to an I/O bus 105 and has an I/O bus slave controller 602 for controlling data transfer with a bus master and a data buffer 603 for holding data transferred from the bus master and concerning the data transfer of the bus master, plural transfer modes (single transfer, burst transfer, bus retry and bus error) can be switched.例文帳に追加

ＩＯバス１０５に接続され、バスマスタとのデータ転送を制御するＩＯバススレーブコントローラ６０２と、バスマスタから転送されたデータを保持するデータバッファ６０３とを有し、バスマスタのデータ転送に対して複数の転送モード（シングル転送、バースト転送、バスリトライ、バスエラー）を切り替え可能とする。 - 特許庁

To provide a multi-processor system for preventing load from being imposed on a processor local bus when a lock is acquired and released.例文帳に追加

ロックの獲得及び解放に際してプロセッサローカルバスに負荷がかからないマルチプロセッサシステムを提供する。 - 特許庁

To provide a multi-processor device for performing access from a plurality of processors through a tightly coupled bus to one co-processor.例文帳に追加

１つのコプロセッサを密結合バスを介して複数のプロセッサからアクセス可能とするマルチプロセッサ装置の提供。 - 特許庁

To provide a multi-processor device for performing access from a plurality of processors through a tightly coupled bus to one co-processor.例文帳に追加

１つのコプロセッサを密結合バスを介して、複数のプロセッサからアクセス可能とするマルチプロセッサ装置の提供。 - 特許庁

To provide a bus mounted information processor following a high frequency.例文帳に追加

高周波化に追随できるバス装着型情報処理装置を提供すること。 - 特許庁

A command processor takes the interface with a host computer through an input/output bus.例文帳に追加

命令プロセッサは入出力バスを介してホスト・コンピュータとインタフェースをとる。 - 特許庁

The processor (311) and the data memory (310) are arranged in a bus module (31, 31').例文帳に追加

プロセッサ（３１１）およびデータメモリ（３１０）は、バスモジュール（３１、３１’）に配置される。 - 特許庁

The processor 311 and the data memory 310 are arranged in bus modules 31, 31', respectively.例文帳に追加

プロセッサ（３１１）およびデータメモリ（３１０）は、バスモジュール（３１、３１’）に配置される。 - 特許庁

To reduce the load of a processor bus, and to achieve high speed transfer of data.例文帳に追加

プロセッサバスの負荷を軽減するとともに、データの高速転送を可能とする。 - 特許庁

An instruction processor takes an interface with a host computer through an input/output bus.例文帳に追加

命令プロセッサは入出力バスを介してホスト・コンピュータとインタフェースをとる。 - 特許庁

IMPROVEMENT OF FLEXIBILITY CONCERNING DESIGN OF BUS INTERCONNECTION BLOCK FOR DATA PROCESSOR例文帳に追加

データ処理装置用バス相互接続ブロックの設計に関するフレキシビリティの改善 - 特許庁

A memory bus allows random access to data stored in a processor readable memory.例文帳に追加

メモリバスは、プロセッサ可読メモリに記憶されたデータへのランダムアクセスを可能にする。 - 特許庁

BUS CONTROL DEVICE, IMAGE PROCESSOR, IMAGE FORMING APPARATUS, IMAGE FORMING SYSTEM, BUS CONTROL METHOD, COMPUTER PROGRAM AND RECORDING MEDIUM例文帳に追加

バス制御装置、画像処理装置、画像形成装置、画像形成システム、バス制御方法、コンピュータプログラム及び記録媒体 - 特許庁

To speedily perform arbitrating processing of a bus concerning an information processor with which one bus is shared by plural nodes.例文帳に追加

複数のノードにより１つのバスを共用する情報処理装置において、バスの調停処理を迅速に行う。 - 特許庁

A processor element is connected to the memory of the first level by a processor bus and a dispatcher is connected with the first or third memory and the processor element.例文帳に追加

プロセッサ・エレメントはプロセッサ・バスにより第１レベルのメモリに接続し、ディスパッチャは第１ないし３メモリおよびプロセッサ・エレメントと接続している。 - 特許庁

The processor system has on a single semiconductor substrate a processor 101, a memory controller 105, an external bus interface 104 to which a processor 103 outside the substrate can be connected, and a system bus bridge 106 for interconnecting the processor 101, the memory controller 105 and the external bus interface 104.例文帳に追加

単一の半導体基板上に、プロセッサ１０１と、メモリコントローラ１０５と、当該基板外部のプロセッサ１０３を接続可能な外部バスインターフェース１０４と、プロセッサ１０１、メモリコントローラ１０５、及び外部バスインターフェース１０４を相互に接続するシステムバスブリッジ１０６とを備える。 - 特許庁

A semiconductor integrated circuit (illustrated with an SoC1c) includes a plurality of internal buses having a first internal bus (illustrated with a bus 10) to which a processor 11 and a memory controller 15 are bus-connected and a second internal bus (illustrated with a bus 30) to which a register 31 is bus-connected.例文帳に追加

半導体集積回路（ＳｏＣ１ｃで例示）は、プロセッサ１１及びメモリコントローラ１５がバス接続された第１の内部バス（バス１０で例示）とレジスタ３１がバス接続された第２の内部バス（バス３０で例示）とを含む複数の内部バスを備える。 - 特許庁

An on-vehicle communication terminal mounted on the route bus and a communication network are used to input discrimination information on the bus and a bus stop when the bus passes through the bus stop to the information processor, and road information is computed from the distance between bus stops and the movement time and stored and managed.例文帳に追加

路線バスに搭載された車載通信端末と通信ネットワークを使ってバスがバス停を通過する時刻にバスとバス停の識別情報を情報処理装置に入力し、バス停間距離と移動時間から道路情報を算出し蓄積管理する。 - 特許庁

To provide a method for memory diagnosis on a processor bus which is able to shorten the test time, concerning the method for memory diagnosis on the processor bus.例文帳に追加

本発明はプロセッサバス上のメモリ診断方法に関し、試験時間の短縮を図ることができるプロセッサバス上のメモリ診断方法を提供することを目的としている。 - 特許庁

A medium processor 30 is provided with a processor core 1, a DMA controller 2, a D/A converter 3, an A/D converter 4, an interface 5, a main memory 6, a local bus 7, and a global bus 8.例文帳に追加

メディアプロセッサ３０には、プロセッサコア１、ＤＭＡコントローラ２、Ｄ／Ａコンバータ３、Ａ／Ｄコンバータ４、インターフェース５、主メモリ６、ローカルバス７、及びグローバルバス８が設けられる。 - 特許庁

A computer system has a processor with a data/control bus interface.例文帳に追加

本発明のコンピュータシステムは、データ／制御バスインターフェースを具備するプロセッサを有している。 - 特許庁

A computer system has many processors 311 to 314 connected to a processor bus.例文帳に追加

コンピュータシステムは、プロセッサバスに接続される多数のプロセッサ３１１〜３１４を有する。 - 特許庁

The processor 22 transfers a data between the input memory 12 and the output memory 18 via a processor bus 26.例文帳に追加

プロセッサ２２は、プロセッサバス２６を介して、入力メモリ１２と出力メモリ１８との間で、データの受け渡しを行う。 - 特許庁

To suppress deterioration of access performance of a high-priority processor due to bus access of a low-priority processor.例文帳に追加

低優先度のプロセッサが行うバスアクセスにより高優先度のプロセッサのアクセス性能が低下されるのを抑制若する。 - 特許庁

To provide a packet processor realizing high-speed security processing without oppressing a bus band even in the case of a low functional microprocessor with low bus transfer rate.例文帳に追加

バス転送レートが低い低機能マイクロプロセッサであっても、バス帯域を圧迫せず高速なセキュリティ処理を実現する。 - 特許庁

To detect the presence or absence of normality in a standby system bus access path in advance without changing an operation system processor by a single bus configuration.例文帳に追加

単一のバス構成で、運用系プロセッサを切り替えなくても、予備系バスアクセス経路の正常性有無を事前に検出する。 - 特許庁

The processor bus 111 connected to a processor 101, the memory bus 112 connected to a main memory 104 and the system bus 113 connected to an input/output device 105 are connected to a three-forked path connection control means 103.例文帳に追加

プロセッサ１０１が接続されたプロセッサバス１１１と、メインメモリ１０４が接続されたメモリバス１１２と、入出力デバイス１０５が接続されたシステムバス１１３とが三叉路接続コントロール手段１０３に接続される。 - 特許庁

In the case that an access to a low-speed bus master is present, a low-speed bus master access recognition part 35 temporarily holds the state and requests the interruption of a transaction onto the processor bus.例文帳に追加

低速バスマスタアクセス認識部３５は低速バスマスタへのアクセスがあった場合にその状態を一時的に保持し、プロセッサバス上にトランザクションの中断を要求する。 - 特許庁

When a processor 10 issues a read request to a processor 12 but the processor 12 returns no reply, the processor 10 detects time-out and the processor 12, which can not return the reply, is specified and reported to a diagnostic processor 20 by a read request management table inside a bus control part 40 for controlling a bus 200.例文帳に追加

プロセッサ１０がプロセッサ１２にリードリクエストを発行し、プロセッサ１２がリプライを返却しないと、プロセッサ１０は、タイムアウトを検出し、バス２００の制御を行うバス制御部４０内のリードリクエストマネジメントテーブルにより、リプライを返却できなかったプロセッサ１２を特定し診断プロセッサ２０に通知する。 - 特許庁