「processor bus」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

This information processor is connected to a network 29 and provided with a bus 23, central processing unit 21 connected to this bus 23 and storage device 22 connected to the bus 23 and processes data from a network.例文帳に追加

ネットワーク２９に接続されるとともに、バス２３と、このバス２３に接続された中央演算処理装置２１と、バス２３に接続された記憶装置２２とを備え、ネットワークからのデータを処理する情報処理装置である。 - 特許庁

An intelligent bus interconnection unit(IBIU) functions as an automatic device, receives an instruction from the source processor by using a control block supplied by the source processor and supplies the instruction to the destination processor.例文帳に追加

インテリジェントバス相互接続装置（ＩＢＩＵ）が、自動装置として働き、ソースプロセッサにより与えられた制御ブロックを用いてソースプロセッサからのインストラクションを受領し、このインストラクションを宛先プロセッサに与える。 - 特許庁

This semiconductor memory has a standard bus 1, a plurality of flash memories 4, a light buffer memory 5 for temporarily holding data, and a processor 2.例文帳に追加

標準バス１、複数個のフラッシュメモリ４、データを一時保持するためのライトバッファメモリ５、プロセッサ２を有する。 - 特許庁

An interface unit 20 receives data D1 to be transmitted through a prescribed bus from an external host processor 120.例文帳に追加

インタフェース部２０は、外部のホストプロセッサ１２０から、所定のバスを介して送信すべきデータＤ１を受ける。 - 特許庁

A data processor 100 is connected to an external device 200 for storing an instruction code to be performed through a bus.例文帳に追加

実行する命令コードを格納する外部デバイス２００とバス接続されたデータ処理装置１００である。 - 特許庁

This device has a standard bus 1, plural flash memories 4, a write buffer memory 5 for temporarily holding data and a processor 2.例文帳に追加

標準バス１、複数個のフラッシュメモリ４、データを一時保持するためのライトバッファメモリ５、プロセッサ２を有する。 - 特許庁

To provide a data processor which can easily control an internal bus and also can reduce its scale and cost.例文帳に追加

内部バスの制御を簡単にでき、小規模化および低価格化を図れるデータ処理装置を提供する。 - 特許庁

A fingerprint collator 10 is connected to a host device (the information processor) 20 through a USB (Universal Serial Bus) 30.例文帳に追加

指紋照合装置１０および上位装置（情報処理装置）２０をＵＳＢ３０により相互接続する。 - 特許庁

To enhance efficiency and cost effectiveness by indicating storage or refusal of data in a main memory and transferring the data between a slave device and a processor interface bus.例文帳に追加

キャッシュ間およびローカル・バス・スレーブとのデータ転送の双方に対応するデータ処理システムを提供する。 - 特許庁

To provide a digital signal processor(DSP) capable of executing an instruction sequence obtained from an instruction bus.例文帳に追加

命令バスから得た命令シーケンスを実行するように動作可能なディジタル信号プロセッサ（ＤＳＰ）を提供する。 - 特許庁

For example, an address packet switching unit 41 receives a read request from a processor 11, and obtains a dead transfer bus.例文帳に追加

例えば、アドレス・パケット交換機４１がプロセッサ１１からのリード要求を受け取ると、空きの転送バスを求める。 - 特許庁

A processor having a cache memory is connected through the bus mechanism with the transaction as a base with the memory system.例文帳に追加

キャッシュメモリを有するプロセッサがトランズアクションをベースとしたバスメカニズムを介してメモリシステムへ結合されている。 - 特許庁

The computer comes equipped with a 233MHz G3 processor, 32 MB SDRAM, 4GB hard disk drive, a 56K modem, and a Universal Serial Bus (USB). 例文帳に追加

このコンピュータは, １個の233MHz G3プロセッサ, 32MBのSDRAM, 4GBのハードディスク・ドライブ, １個の56kモデム, および１個のUSBを装備して現れた. - コンピューター用語辞典

This data processor 11 has a channel division circuit 120, a bus 211, a memory controller 113 and a memory 115.例文帳に追加

データ処理装置１１は、チャネル分割回路１２０、バス２１１、メモリコントローラ１１３およびメモリ１１５を有する。 - 特許庁

The semiconductor disk device has a standard bus 1, a plurality of flash memories 4, a write buffer memory 5 for temporarily holding data and a processor 2.例文帳に追加

標準バス１、複数個のフラッシュメモリ４、データを一時保持するためのライトバッファメモリ５、プロセッサ２を有する。 - 特許庁

A priority control part 180 changes priority of the bus master on the basis of an execution status of a task by the processor and priority of the processing executed by the bus master.例文帳に追加

優先順位制御部１８０は、プロセッサによるタスクの実行状況、及び、バスマスタにより実行される処理の優先度に基づいて、バスマスタの優先順位を変更する。 - 特許庁

Each of the processor cores PE0-PE63 is provided with a bus interface BSIF and a frequency divider DIV in order to absorb a power supply voltage difference and a frequency difference between the bus BS and each of them.例文帳に追加

ＰＥ０〜ＰＥ６３のそれぞれは、ＢＳとの間の電源電圧差および周波数差を吸収するため、バスインタフェースＢＳＩＦおよび分周器ＤＩＶを備える。 - 特許庁

To provide a card processor capable of reducing the waiting time for card processing when a user gets off a bus by reducing the card processing time when the user gets off the bus.例文帳に追加

バス降車時のカード処理時間を短くして、利用者に対するバス降車時のカード処理による待ち時間を削減できるカード処理装置を提供する。 - 特許庁

To provide an information processor which allows a user to easily construct an appropriate bus system, to secure needed bus bandwidth and to perform normal data transfer.例文帳に追加

利用者が適切なバスシステムを容易に構築し必要なバスバンド幅を確保して正常なデータ転送を行うことができる情報処理装置等を提供する。 - 特許庁

Respective LSIs of processors 3-5, a host-PCI bridge 6, and the other device 7 are mutually connected through a processor bus 1 and a clock control bus 2 for controlling clock frequencies.例文帳に追加

プロセッサ３〜５、ホスト−ＰＣＩブリッジ６、及びその他のデバイス７の各ＬＳＩは、プロセッサバス１及びクロック周波数調整用のクロックコントロールバス２により相互されている。 - 特許庁

The semiconductor integrated circuit 50 includes a processor 1, memory 2, analog core 3, IP cores 4 to 6, external bus 7, main bus 8 and interface units 11 to 16.例文帳に追加

半導体集積回路５０にはプロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。 - 特許庁

In the SIMD micro-processor, plural data buses are arranged from the global processor to the respective processor elements, the each processor element generates a selection signal for assigning selection of any data bus out of the plural data buses, and a signal transmitted from the global processor is stored in a prescribed register in the each processor element via the selected data bus selected by the selection signal.例文帳に追加

そのＳＩＭＤ型マイクロプロセッサにおいて、上記グローバルプロセッサから各々のプロセッサエレメントに対し、複数のデータバスが設置されており、各プロセッサエレメントは、上記複数のデータバスのうちからどのデータバスを選択するのかを指定する選択信号を生成し、上記選択信号により選択されたデータバスを介して上記グローバルプロセッサから転送される信号を、各プロセッサエレメント内の所定のレジスタに格納する。 - 特許庁

The common bus IF 14 executes processing of reading transmission data written in the virtual shared memory 121 of the present processor, transmitting them to the other processor 1, receiving the transmission data from the other processor 1 through the common bus 92 independent of the transmission and writing the received data in the virtual shared memory 121.例文帳に追加

共通バスＩＦ１４は、自プロセッサの仮想共有メモリ１２１に書込まれた送信データを読み出して他プロセッサ１へ送信し、この送信とは独立に他プロセッサ１からの送信データを共通バス９２を介して受信し、この受信データを仮想共有メモリ１２１に書込む処理を行う。 - 特許庁

Therefore, electric power can be selectively transmitted to the processor card by the power source switching circuit, and the processor card can be mounted while a power source is supplied to the PCI hot swap bus, and the processor card can be detached while the power source is supplied from the PCI hot swap bus by the signal switching circuit.例文帳に追加

電源切換回路は、プロセッサカードに対して電力が選択的に送られることを可能にし、信号切換回路は、プロセッサカードがＰＣＩホットスワップバスに電源を入れたまま取り付けられ、又、ＰＣＩホットスワップバスから電源を入れたまま取り外されることを可能にする。 - 特許庁

Concerning the data processor for exchanging data between an SDRAM 5 connected to an SDRAM bus 13 for storing data and an external bus mater 17 connected to a general bus 15 for processing data, a data processor 20 equipped with a transmission control part 29 for assessing the SDRAM 5 corresponding to a request from the external bus master 17 and the data processing system equipped with this data processor 20 are provided.例文帳に追加

ＳＤＲＡＭバス１３に接続されデータを記憶するＳＤＲＡＭ５、及び汎用バス１５に接続されデータを処理する外部バスマスタ１７との間でデータをやりとりするデータ処理装置であって、外部バスマスタ１７による要求に応じてＳＤＲＡＭ５へアクセスする透過制御部２９を備えたことを特徴とするデータ処理装置２０と、該データ処理装置２０を備えたデータ処理システムとを提供する。 - 特許庁

A server control bus (SMB) 4 is arranged between an I/O processor 173 and host bridges 13 and 14, and the environment setting processing of the host bridges 13 and 14 by the I/O processor 173 is operated through a server control bus (SMB) 4.例文帳に追加

Ｉ／Ｏプロセッサ１７３とホストブリッジ１３，１４との間にはサーバ管理バス（ＳＭＢ）４が配設されており、Ｉ／Ｏプロセッサ１７３によるホストブリッジ１３，１４の環境設定処理はサーバ管理バス（ＳＭＢ）４を介して行われる。 - 特許庁

To provide a real time processor debug system for reducing power consumption, and for minimizing the influence of performance due to a bus load by selectively sampling the address and data signal of the virtual bus of a core processor during a real time operation.例文帳に追加

実時間動作の間にコアプロセッサの仮想バスのアドレスおよびデータ信号を選択的にサンプルして電力消費を低減しかつバス負荷による性能の影響を最小にする実時間プロセッサ・デバッグシステムを提供する。 - 特許庁

An image processor 500 which commonly uses a system bus 150 of the personal computer system, includes an independent dedicated image bus 550, a compression/expansion unit 510, an image memory read/write controller 520, image memories 610, 620, 630, and a video processor 650.例文帳に追加

パソコンシステムのシステムバス１５０を共用する画像処理部５００は、独立した専用のイメージバス５５０と、圧縮／伸長器５１０と、画像メモリリード／ライト制御器５２０と、画像メモリ６１０，６２０，６３０と、ビデオ処理器６５０とを有する。 - 特許庁

The information processor 1 can be constituted by easily adding a sub-processor 8 without breaking down the structure comprised of a main processor 2 and a memory controller 4 connected via a main processor system bus 3, namely, without breaking down the existing general-purpose structure by connecting the sub-processor 8 between the memory controller 4 and a memory 10 via a memory bus bridge 6.例文帳に追加

情報処理装置１では、メモリコントローラ４とメモリ１０との間にメモリバスブリッジ６を介してサブプロセッサ８を接続するようにしたことにより、メインプロセッサシステムバス３を介して接続されるメインプロセッサ２とメモリコントローラ４とからなる構成をくずさずに、すなわち既存の汎用的な構成をくずさずに容易にサブプロセッサ８を追加して構成することができる。 - 特許庁

Further, the writing detection circuit 6 transmits a signal PCS to a processor 2 to make the processor 2 stop the access to the data bus DB while the reading operation is delayed.例文帳に追加

さらに、書込検出回路６はプロセッサ２に信号ＰＣＳを送り、読出動作を遅延させている間はプロセッサ２にデータバスＤＢへのアクセスを停止させる。 - 特許庁

To suppress deterioration of processing efficiency accompanying carrying out of inter-core communication and memory access by using the same bus, in an information processor having a plurality of processor cores.例文帳に追加

複数のプロセッサコアを有する情報処理装置において、同一バスを使用してコア間通信とメモリアクセスを行なうことに伴う処理効率低下を抑制する。 - 特許庁

A remote management device 40 and a graphic unit 30 for displaying data on the monitor 60 of the local data processor is connected to the internal bus of the local data processor.例文帳に追加

遠隔管理装置４０とローカルデータ処理装置のモニタ６０上にデータ表示を行う為のグラフィックユニット３０が、ローカルデータ処理装置の内部バスに接続されている。 - 特許庁

To obtain necessary failure information even when the failure of a main processor is caused by making it possible to initialize a bus bridge device from a device other than a main processor.例文帳に追加

主プロセッサ以外のデバイスからバスブリッジ装置の初期化処理を行えるようにし、主プロセッサの障害発生時にも必要な障害情報を取得できるようにする。 - 特許庁

This encoding device is provided with an incorporated processor 1, a video processing unit 2 for encoding a video signal and an interface 6 for controlling a bus authority with an external processor.例文帳に追加

符号化装置は、内蔵プロセッサ１と、ビデオ信号を符号化するビデオ処理ユニット２と、外部プロセッサとの間でバス権の制御を行なうインタフェース６とを含む。 - 特許庁

The bridge 100 bridges between a host bus 40 of the processor system 10 and PCI buses 50 of the peripheral devices to interconnect the processor system 10 and the peripheral devices.例文帳に追加

ブリッジ１００は、プロセッサシステム１０のホストバス４０と周辺デバイスのＰＣＩバス５０を橋渡しすることで、プロセッサシステム１０と周辺デバイスを相互接続する。 - 特許庁

When there is a data transfer request, the processor 20a sets an answer code indicating that the bus is in use in the diagnostic control part 30a, and then transfers data through the data bus 100 and sets an answer code indicating that the bus is not used after the transfer.例文帳に追加

プロセッサ２０ａは、データ転送要求がある場合、診断制御部３０ａにバス使用中の応答コードをセットした後、データバス１００を介してデータの転送を行い、転送終了後、バス未使用の応答コードをセットする。 - 特許庁

This processor is connected to an I/O bus 105 and has an I/O bus master controller 402 for controlling data transfer to the I/O bus 105 and a data buffer 404 for holding data and plural transfer modes (single transfer and burst transfer) can be switched.例文帳に追加

ＩＯバス１０５に接続され、ＩＯバス１０５へのデータ転送を制御するＩＯバスマスタコントローラ４０２と、データを保持するデータバッファ４０４とを有し、複数の転送モード（シングル転送、バースト転送）を切り替え可能とする。 - 特許庁

Also, the three-forked path control means 103 is provided with a data path switch to which the data buses of the processor 111, the memory bus 112, and the system bus 113 are connected for transferring the data on the data buses to one another according to the data bus control signal.例文帳に追加

又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパススイッチを有する。 - 特許庁

A data processing system comprises: a data processor connected through a first interface part 119 to a first external bus, and connected through second interface part 113 to a second external bus; and an external device 104 connected to the second external bus.例文帳に追加

データ処理システムは第１インタフェース部（１１９）を介して第１外部バスに接続され第２インタフェース部（１１３）を介して第２外部バスに接続されるデータプロセッサと、第２外部バスに接続される外部デバイス（１０４）を有する。 - 特許庁

To provide an arbitration method and an arbitration device of a shared bus using an urgent channel for preventing loss of data and using the shared bus efficiently by granting usage authority of the bus also to a master processor whose priority level is low.例文帳に追加

優先順位の低いマスタプロセッサにもバス使用権限を付与することにより、データ遺失を防止し、共有バスを効率的に使用できる緊急チャンネルを用いた共有バス仲裁方法及び仲裁装置を提供する。 - 特許庁

Thus, it is possible to exclude any risk of the conflict of the access of the dual processor devices 1 and 11 on the bus 20.例文帳に追加

これにより、二重構成のプロセッサ装置１，１１のアクセスがバス２０上で衝突する危険性を排除できる。 - 特許庁

The control system for achieving the high-speed torque for the robotic joint includes a printed circuit board assembly (PCBA) 30 having a collocated joint processor and a high-speed communication bus.例文帳に追加

並置関節プロセッサ及び高速通信バスを有する印刷回路基板アセンブリ（ＰＣＢＡ）３０を含んでいる。 - 特許庁

A time information adder 7 adds a time stamp to the packet data, and a 1394-bus processor 8 transmits the data.例文帳に追加

そして時間情報付加部７がパケットデータにタイムスタンプを付加して１３９４バス処理部８よりデータを伝送する。 - 特許庁

To provide a data processor in a DMA system for achieving high speed data processing and the efficient use of a memory bus.例文帳に追加

高速なデータ処理と効率的なメモリバスの使用が可能なＤＭＡ方式によるデータ処理装置を提供する。 - 特許庁

The HDC has multiple data processing macros including a processor core macro, a ROM emulation macro, a memory macro, and a bus macro.例文帳に追加

ＨＤＣは、プロセッサ・コア・マクロ、ＲＯＭエミュレーション・マクロ、メモリ・マクロ、およびバス・マクロを含む複数のデータ処理マクロを持つ。 - 特許庁