「processor bus」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To provide a semiconductor device capable of controlling supply of clocks to a processor by a clock unit in a bus master period.例文帳に追加

バスマスタ期間において、プロセッサへのクロックの供給をクロック単位で制御可能な半導体装置を提供する。 - 特許庁

A multiprocessor part 100A is constructed by connecting processor units U1a to U3a and a memory unit U7a to an optical bus 120A.例文帳に追加

マルチプロセッサ部１００Ａは、プロセッサユニットＵ1a〜Ｕ3aと、メモリユニットＵ7aが、光バス１２０Ａに接続されて構成されている。 - 特許庁

A multiprocessor part 100B is constructed by connecting processor units U1b to U3b and a memory unit U7b to an optical bus 120B.例文帳に追加

マルチプロセッサ部１００Ｂは、プロセッサユニットＵ1b〜Ｕ3bと、メモリユニットＵ7bが、光バス１２０Ｂに接続されて構成されている。 - 特許庁

To relieve a processing load of a microcomputer of the data processor where data communication is conducted by using a serial bus in compliance with the IEEE1394 standards.例文帳に追加

IEEE1394規格準拠のシリアルバスを用いてデータ通信を行うデータ処理装置のマイコンの処理負担を軽減する。 - 特許庁

The DMA controller 2 is connected to the local bus 7 and the global bus 8, and DMA-transfer-controls a data such as the PCM data stored in a memory without interposing a processor or the like.例文帳に追加

ＤＭＡコントローラ２は、ローカルバス７及びグローバルバス８に接続され、プロセッサなどを介さずにメモリに格納されているＰＣＭデータなどのデータのＤＭＡ転送制御を行う。 - 特許庁

To provide a card processor for allowing passengers getting off to get off smoothly at the terminal or the like of a bus route, for instance, with respect to a shuttle bus charging based on the distance.例文帳に追加

例えば、対距離路線のバスにおいて、降車客をバス路線の終点などにおいて、スムーズに降車できるようにしたカード処理装置を提供することを目的とする。 - 特許庁

A processor 17 for processing a digital signal transmits and receives speech information to and from the external bus I/F 14 and an I/F 18 for speech communication, via the internal bus 16.例文帳に追加

またディジタル信号処理用プロセッサ１７は、内部バス１６を介して外部バスＩ／Ｆ部１４及び音声通信用Ｉ／Ｆ部１８との間で音声情報を送受信する。 - 特許庁

To shorten the occupancy time of a bus between a core part and a memory, especially for a general-purpose processor, by compressing data transferred on the bus in the unit of several bits.例文帳に追加

バスで転送されるデータを数ビット単位で圧縮することによって、特に汎用プロセッサにおいてコア部分とメモリ間のバス占有時間を減少させることを目的とするものである。 - 特許庁

To provide an information processor that configures settings according to a device so that the device connected to a non-PCIe standard bus is used as a device connected to a PCIe bus.例文帳に追加

非ＰＣＩｅ規格のバスに接続されたデバイスをＰＣＩｅバスに接続されたデバイスとして使用するためのデバイスに応じた設定を行うことができる、情報処理装置を提供する。 - 特許庁

To provide a bus arbitration switching system for improving reliability in this system by simplifying system configurations, and excluding any risk of the conflict of the access of dual processor devices on a bus.例文帳に追加

システム構成を簡素化すると共に、二重構成のプロセッサ装置のアクセスがバス上で衝突する危険性を排除して、システムの信頼性を向上可能なバス調停切替方式を得る。 - 特許庁

To provide a bus control system and a method with improved processing performance of an information processor by shortening the using time of a system bus in the execution of DMA transfer.例文帳に追加

ＤＭＡ転送実行時のシステムバスの使用時間を短縮することにより情報処理装置の処理性能を向上させることが可能なバス制御方式及び方法を提供する。 - 特許庁

To provide a bus connection device, a bus common storage device and an image processor, allowing use of a common storage device without reducing performance to a plurality of independent buses.例文帳に追加

独立した複数のバスに対してパフォーマンスを低下させずに共通の記憶装置を使用可能にするバス接続装置およびバス共通記憶装置、画像処理装置を提供する。 - 特許庁

In the case of access from processor modules 10-1 and 10-2 to memories 12-1 to 12-3 or control module 13, the use of a bus is requested to a bus arbitrating processing part 14.例文帳に追加

プロセッサモジュール１０−１，１０−２がメモリ１２−１〜１２−３または制御モジュール１３にアクセスする場合には、バス調停処理部１４に対してバスの使用を要求する。 - 特許庁

The image processor has a CPU bus (121) connected to a CPU (101), the CPU, a USB bus for interactively connecting a recording part (115) and a memory card RW part (116).例文帳に追加

ＣＰＵ（１０１）に接続されたＣＰＵバス（１２１）と、前記ＣＰＵと、記録部（１１５）及びメモリカードＲＷ部（１１６）とを双方向に接続するためＵＳＢバスとを有する。 - 特許庁

This auxiliary circuit 50 refers to the flag register of peripheral equipment while effectively utilizing the bus master function of an extension bus 26 of the information processor and displays the operating condition of the peripheral equipment on a display 40.例文帳に追加

この補助回路（50）は、情報処理装置の拡張バス（26）のバスマスタ機能を活用して周辺機器のフラグレジスタを参照し、周辺機器の動作状況をディスプレー（40）に表示する。 - 特許庁

This is a dual-master device which manages a processor local bus(PLB) supporting up to 16 masters as a high-performance on-chip bus used by many system-on-chip(SOC) applications.例文帳に追加

多数のシステム・オン・チップ（ＳＯＣ）アプリケーションにおいて使用される高性能オンチップ・バスであり、最大１６のマスタをサポートするプロセッサ・ローカル・バス（ＰＬＢ）を管理する二重マスタ装置。 - 特許庁

When a fault is generated in a processor 210 and an operating system operating as a system on a block 1 is required to be blocked, the processor 210 issues a fault-stop instruction of the block 1 to which the processor itself belongs through an inter-processor bus 100.例文帳に追加

プロセッサ２１０で障害が発生し、システムとして区画１上で動作しているオペレーティングシステムを閉塞する必要が発生した場合に、プロセッサ２１０はプロセッサ間バス１００を介して、自プロセッサが所属する区画１の障害・停止命令を発行する。 - 特許庁

This programmable controller 1 is provided with a memory 3 for storing a program and data; a processor 2 for executing the program stored in the memory 3; and a bus selection circuit 4 for switching the on/off of the connection of the bus signal of the memory 3 and the processor 2.例文帳に追加

プログラムおよびデータを格納するメモリ３と、メモリ３に格納されたプログラムを実行するプロセッサ２とを備えたプログラマブルコントローラ１において、メモリ３とプロセッサ２のバス信号の接続のオン／オフを切り替えるバス選択回路４を備える。 - 特許庁

The bus lock transactions issued from each processor bus are exclusively processed within the system by the exclusive access right register for uniquely controlling the exclusive access right between the processor nodes and the transaction ordering for ordering the transactions in the system.例文帳に追加

プロセッサノード間の排他アクセス権の制御を一意に行う排他アクセス権レジスタと、システム内のトランザクションの順序付けを行うトランザクションオーダリングにより、それそれのプロセッサバスより発行されるバスロックトランザクション相互を、システム内で排他的に処理する。 - 特許庁

A data transmission system includes a processor 2, a data recording device 4 which transmits stored data onto an I/O bus for the unit of a block, and a protocol processing device 5 which is connected to the I/O bus and carries out predetermined communication protocol processing for the processor 2.例文帳に追加

データ送信システムは、プロセッサ２と、格納されたデータをブロック単位でＩ／Ｏバス上に送信するデータ記録装置４と、Ｉ／Ｏバスに接続されてプロセッサ２に代行して所定の通信プロトコル処理を行うプロトコル処理装置５と、を備える。 - 特許庁

Upon receiving fault information from an active processor 101 through a fault information bus 103, a detector 107 specifies the active processor 101 generating a fault by retrieving the fault information through a fault recognition bus 104 and sends the address information of the specified active processor 101 to an interrupting control bus 105.例文帳に追加

検出装置１０７が現用系処理装置１０１から障害通知バス１０３を介して障害情報を受けた時に障害認識バス１０４を介して障害情報の検索を行って障害があった現用系処理装置１０１を特定し、かつ、特定した当該現用系処理装置１０１のアドレス情報を遮断用制御バス１０５に送出する。 - 特許庁

A response signal generating part 112-2 generates a bus normal response signal when access to a common card 105 from the processor card 101 through a common bus 103 is normal, and generates a bus abnormal response signal when the access is abnormal, and a response signal converting part 111 converts the generated bus abnormal response signal into a normal response signal and returns the normal response signal to a processor 108.例文帳に追加

プロセッサカード１０１から共通バス１０３を介した共通カード１０５へのアクセスが、正常の場合に応答信号生成部１１２−２からバス正常応答信号を生成し、異常の場合にバス異常応答信号を生成し、この生成されたバス異常応答信号を、応答信号変換部１１１で正常応答信号に変換してプロセッサ１０８へ返送する。 - 特許庁

To provide a bus control method, a bus controller and an information processor, with which necessary information can be informed to a bus agent before a transaction starts and with which the respective agents can shift to a necessary operation before the transaction starts based on information.例文帳に追加

トランザクション開始前にバス・エージェントに必要な情報を通知し、この情報に基づいて、各エージェントがトランザクション開始前に必要な動作に移行することができるバス制御方法、バス制御装置および情報処理装置を提供する。 - 特許庁

In the processor part 2, CPU 12-1 to 12-n, a main memory 22 and a host bridge 32 are connected by a host bus 502.例文帳に追加

プロセッサ部２はＣＰＵ１２−１〜１２−ｎとメインメモリ２２とホストブリッジ３２とがホストバス５０２によって接続されている。 - 特許庁

The diagnostic processor 90 gives respective data controllers 10 the right to use the data bus 100 in order according to the answer code.例文帳に追加

診断プロセッサ９０は、この応答コードに基づいて、順次各データ制御装置１０にデータバス１００の使用権を与える。 - 特許庁

In the processor part 1, CPU 11-1 to 11-n, a main memory 21 and a host bridge 31 are connected by a host bus 501.例文帳に追加

プロセッサ部１はＣＰＵ１１−１〜１１−ｎとメインメモリ２１とホストブリッジ３１とがホストバス５０１によって接続されている。 - 特許庁

To suppress the efficiency deterioration of data transmission/reception in a data processor executing data communication through the use of a serial bus based on IEEE1394 specification.例文帳に追加

IEEE1394規格準拠のシリアルバスを用いてデータ通信を行うデータ処理装置の、データ送受信の効率低下を抑止する。 - 特許庁

The image processor connected to the external bus port 26 directly reads in image data from the memory 23, and performs image processing.例文帳に追加

外部バスポート２６に接続された画像処理部において、メモリ２３から映像データを直接読み込み、画像処理を行う。 - 特許庁

The multicore processor 80 is provided with an interrupt controller 1, an exclusive lock mechanism unit 2, microcontroller units 3 to 6, and a bus 7.例文帳に追加

マルチコアプロセッサ８０には、割り込みコントローラ１、排他ロック機構部２、マイクロコントローラユニット３乃至６、及びバス７が設けられる。 - 特許庁

A DMAC control circuit 104b of a bus bridge 104 performs parameter setting to a DMAC 105a of an image processor 105.例文帳に追加

バスブリッジ１０４のＤＭＡＣ制御回路１０４ｂが、画像処理プロセッサ１０５のＤＭＡＣ１０５ａにパラメータ設定を行う。 - 特許庁

To drive plural pictures from a single processor by connecting one or more display controllers to a bus.例文帳に追加

表示制御器を一つ以上のバスに接続することにより、単一のプロセッサから複数の画面を駆動することを得るものである。 - 特許庁

This variable length coding/decoding processor sequentially transfers input data on a bus 100 to exclusive registers 106, 107 via an input/ output controller 101.例文帳に追加

バス１００上の入力データを入出力コントローラ１０１を介して順次専用レジスタ１０６，１０７に転送する。 - 特許庁

In this information processor, a weight signal inputted from a bus controller 308 to the CPU 302 can be inputted to the CoPro 100.例文帳に追加

バスコントローラ３０８からＣＰＵ３０２に入力されるウエイト信号をＣｏＰｒｏ１００に入力できるよう構成する。 - 特許庁

Two transfer modes as a band assurance cycle and an Async cycle of event-driven type are defined in a multi-media bus 200 of this data processor.例文帳に追加

マルチメディアバス２００には、帯域保証サイクルとイベントドリブン型のＡｓｙｎｃサイクルの２つの転送モードが定義されている。 - 特許庁

To obtain a constitution bus interconnecting protocol which provides constitution interface to a memory map register over the whole digital signal processor chip.例文帳に追加

デジタル信号プロセッサチップ全体にわたってメモリマップレジスタへの構成インターフェイスを提供する構成バス相互接続プロトコルを得る。 - 特許庁

Input data D are divided into partial data A by a data input part 1 and transferred through a bus 2 to processor elements (PE) 6.例文帳に追加

入力データＤはデータ入力部１で部分データＡに区分され、バス２を介してＰＥ（プロセッサエレメント）６に転送される。 - 特許庁

To reduce load caused by the bus snooping operation of each processor for guaranteeing the coherency of a cache in a multiprocessor system.例文帳に追加

マルチ・プロセッサ・システムにおけるキャッシュのコヒーレンシを保証するための、各プロセッサのバス・スヌーピング・オペレーションによる負荷を軽減する。 - 特許庁

Picture frame data generated in the graphic processor 10 is successively transferred through the data bus 30 for storage in the main memory 80.例文帳に追加

グラフィックプロセッサ１０において生成された画像フレームデータを逐次データバス３０を通じて転送し、メインメモリ８０に格納する。 - 特許庁

In this semiconductor data processor, a semiconductor chip is provided with a central processing unit 3, an interface controller 15 and a bus controller 9.例文帳に追加

半導体データ処理装置は、半導体チップに、中央処理装置（３）と、インタフェースコントローラ（１５）と、バスコントローラ（９）とを有する。 - 特許庁

The controller 18 includes a memory 26 for storing plural scripts to be reproduced for the processor 16 through the 2nd bus system.例文帳に追加

コントローラ装置は、たとえば第２のバス・システムを介して、ホスト・プロセッサ向けに再生すべき複数のスクリプトを記憶するメモリを含む。 - 特許庁

The VDP (Video Display Processor) and the others are mutually connected together via the bus 200.例文帳に追加

これらのＶＤＰ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｏｒ）等は、前記バス２００を介して互いに接続されている。 - 特許庁

The image processor comprises a bus connection means being connected with a main control section and the image processor can recognize through the bus connection means whether it is connected with one external processor such as a personal computer or connected with a communication apparatus enabling communication with a large number of external processors such as personal computers.例文帳に追加

主制御部に接続されるバス接続手段を有し、前記バス接続手段を介して画像処理装置が１台のパーソナルコンピュータ等の外部処理装置か多数のパーソナルコンピュータ等の外部処理装置との通信を可能とする通信装置か、どちらと接続されているかを認識することを特徴とする。 - 特許庁

In the information processor 100, one end of a data bus 30 mutually connecting a plurality of control operation units 42 provided in a main processor 40 is connected to a graphic processor 10; the other end is connected to a main memory 80.例文帳に追加

情報処理装置１００において、メインプロセッサ４０内に設けられた複数の制御演算ユニット４２を相互に接続するデータバス３０の一端をグラフィックプロセッサ１０に接続し、他端をメインメモリ８０に接続する。 - 特許庁

In an intermediate- or large-scale system, a processor 200 downloads a program stored in an external host processor 220 through a leased high-speed serial bus 21 and stores it in a RAM.例文帳に追加

中規模または大規模のシステムにおいて、処理装置２００は専用の高速シリアルバス２１０を介して、外部ホストプロセッサ２２０に格納されているプログラムをダウンロードし、ＲＡＭに格納する。 - 特許庁

The significant bits are located in an upper K-A bit part of the boundary value data when the processor for installing the saturation processor has a K-bit data bus and the boundary value is expressed by 2^A.例文帳に追加

有効ビットは飽和処理装置が装着されるプロセッサがＫビットのデータバスを具備して境界値が２^Ａで表現される場合、境界値データの上位Ｋ−Ａビット部分である。 - 特許庁