「processor bus」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

The present invention relates to a technique to adjust a processor's operating voltage dynamically while preventing a user from placing the processor into a harmful operating voltage state in relation to the core/bus frequency ratio of the processor.例文帳に追加

１つのプロセッサの動作電圧を動的に調整する一方で、前記プロセッサが前記プロセッサのコア／バス周波数比との関係において有害である１つの動作電圧状態に１人のユーザによって置かれることを防止するための手法。 - 特許庁

A bus interface part 110 of a shared memory board 100 receives a request packet RP where a processor identifier (210_1) and an acquisition request RQ1 (or a release request) of the right to access a shared memory SM are set, from an arbitrary request source processor 210_1 out of a plurality of processors 210_1 to 210_n.例文帳に追加

共有メモリボード100のバスインタフェース部110は、複数のプロセッサ210_1〜210_nの内の任意の要求元プロセッサ210_1から、プロセッサの識別子(210_1)及び共有メモリSMに対するアクセス権の獲得要求RQ1(又は解放要求)が設定されたリクエストパケットRPを受信する。 - 特許庁

A building block (700) is used for an electronic radio system multi-function slice, and includes transmitter-receiver sets (704-710), a processor (702) coupled with the transmitter-receiver sets, and a local RF control bus (726) that is coupled between the processor and the transmitter-receiver sets.例文帳に追加

構築ブロック（７００）は、電子無線システム多機能スライスにおいて用いられ、複数の送受信機（７０４〜７１０）と、送受信機に結合されたプロセッサ（７０２）と、プロセッサおよび送受信機間に結合されたローカルＲＦ制御バス（７２６）とを含む。 - 特許庁

To deal with the trouble of a multiprocessor system where processors each with a write-back cache memory are connected to a bus, by specifying the processor which issued a write-back in the event of trouble at the time of the write-back, without modifying the architecture of the processor.例文帳に追加

ライトバック方式キャッシュメモリを搭載したプロセッサをバス接続したマルチプロセッサシステムにおいて、プロセッサのアーキテクチャを変更することなく、ライトバック時に障害が発生した際、ライトバックを発行したプロセッサを特定して障害処理を行う。 - 特許庁

Information processing controllers 11, 12, 13 and 14 in the information processing devices 1, 2, 3 and 4 are each composed by connecting, via a bus 29, a main processor 21, a sub-processor 23, a DMAC (direct memory access controller) 25 and a DC (disc controller) 27.例文帳に追加

情報処理装置１，２，３および４内の情報処理コントローラ１１，１２，１３および１４は、それぞれメインプロセッサ２１、サブプロセッサ２３、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）２５およびＤＣ（ディスクコントローラ）２７を、バス２９を介して接続したものとする。 - 特許庁

The data processor is provided with an external user memory 1, an internal user memory 2, a CPU 4, a data bus 5, an address bus 6 to be required for data access to the external user memory 1, the internal user memory 2 and the CPU 4, a data port 7 and an address port 8 to be required for access to the external user memory 1.例文帳に追加

外部ユーザーメモリ１と内部ユーザメモリ２と、ＣＰＵ４と、外部ユーザーメモリ１及び内部ユーザーメモリ２とＣＰＵ４とのデータアクセスに必要なデータバス５およびアドレスバス６と、外部ユーザーメモリ１とのアクセスに必要なデータポート７とアドレスポート８とを備える。 - 特許庁

This data processor 100 is connected to an external device via a system bus, and has an MPU core part 101 for operating according to an internal clock formed according to an external clock, an operand access part 102, a command fetch part 104, and an external bus interface part 106.例文帳に追加

データ処理装置１００はシステムバスを介して外部装置に接続され、外部クロックに応じて生成された内部クロックに応じて動作するＭＰＵコア部１０１、オペランドアクセス部１０２、命令フェッチ部１０４、及び外部バスインターフェース部１０６を備えている。 - 特許庁

This input/output device is provided with an interface for linking the input/output device to a communication bus so that their communication can be realized, and at detecting any latent input/output device failure, a device processor disconnects the communication link provided to the bus by the interface.例文帳に追加

入出力デバイスは該入出力デバイスを通信バスに通信可能にリンクするインターフェイスを有しており、デバイスプロセッサは、潜在的な入出力デバイス障害を検出すると、前記インターフェイスにより前記バスに提供されている通信リンクを切断する。 - 特許庁

A register with the same size as data bus width of the memory is provided, required pieces of data are successively selected from the register after storing the data (with the size of the data bus width of the memory) read from the memory in a single access in the register and outputted to a processor such as a CPU that issues a read request.例文帳に追加

メモリのデータバス幅と同サイズのレジスタを設け，メモリから１回のアクセスで読み出したデータ（メモリのデータバス幅サイズ）を該レジスタに格納した後に，必要なデータを該レジスタから順次選択し、リード要求したＣＰＵ等の処理装置に出力する。 - 特許庁

The information processor comprises a plurality of main storage devices 6; a plurality of nonvolatile memories 5 corresponding to the plurality of main storage devices 6 respectively; and buffers 4 for connecting or disconnecting an address bus 7 and a data bus 8 between memory devices each of which includes a main storage device and a nonvolatile memory.例文帳に追加

複数の主記憶装置６、複数の主記憶装置６にそれぞれ対応する複数の不揮発性メモリ５、主記憶装置と不揮発性メモリとを備えるメモリデバイス間にアドレスバス７及びデータバス８の切断及び接続するためのバッファ４とを具備する。 - 特許庁

A data exchange between the control device with built-in program and the concentrated data processing device which is constituted of a main processor and a graphic unit is performed via a first data bus which is a CAN data bus and a data exchange between the concentrated data processing device and the device for indicating the operating variable or the operating condition is performed via a second data which is a LVDS bus.例文帳に追加

プログラム内蔵制御装置と主プロセッサ及びグラフィックユニットからなる集中データ処理装置との間のデータ交換は、CANデータバスである第１のデータバスを介して行われると共に、集中データ処理装置と操作変数又は動作状態を表示するための装置との間のデータ交換は、LVDSバスである第２のデータバスを介して行われる。 - 特許庁

When the data processor is operated in a master mode according to the bus use right control signal received through the mode terminal, the first terminal is set so as to be used as a terminal for outputting the bus use permission signal, and the second terminal is set so as to be used as a terminal for receiving a bus release request by the external interface circuit.例文帳に追加

上記外部インターフェイス回路は、上記データ処理装置が上記モード端子を介して受けたバス使用権制御信号にしたがってマスター・モードで動作するとき、上記第１端子をバス使用許可信号を出力する為の端子とし、上第２端子をバス解放要求を受ける為の端子として利用できるように設定する。 - 特許庁

To reduce the load on a bus transfer required for a processor to acquire a semaphore bit concerning exclusive control, for which the semaphore bit is used, in a multiprocessor system for accessing shared resources.例文帳に追加

共有資源にアクセスするマルチプロセッサシステムにおけるセマフォビットを用いた排他制御に係り、プロセッサによるセマフォビットの獲得にかかるバス転送の負荷を軽減することを課題とする。 - 特許庁

An image processor 1 is configured of a scanner 2; an SoC (System On a Chip) 3 as a main control part; an image processing chip 4 as an image processing part; an I/O (Input/Output) chip 5; a print engine 6; and a system bus 7.例文帳に追加

画像処理装置１は、スキャナ２と、主制御部であるＳｏＣ（System On a Chip）３と、画像処理部である画像処理チップ４と、Ｉ／Ｏ（Input/Output）チップ５と、プリントエンジン６と、システムバス７とからなる。 - 特許庁

To instruct a USB(universal serial bus) connection port to be newly used based on the bandwidth activity ratio of each USB host controller when a plurality of USB host controllers are present in an information processor.例文帳に追加

情報処理装置内に複数のＵＳＢホストコントローラが存在するとき、各ＵＳＢホストコントローラの帯域幅使用率に基いて新たに使用するＵＳＢ接続ポートを指示する。 - 特許庁

To provide a multi-processor for transferring a system call between applications of a plurality of processors connected through an extended bus and disturbing load to the other processors.例文帳に追加

拡張バスを介して接続した複数のプロセッサの各アプリ間におけるシステムコールの受け渡しを可能にし、負荷を他のプロセッサに分散することができるマルチプロセッサを提供する。 - 特許庁

When the acquisition of the bus right is determined to be successful by the second determination part 13, an access control part 14 controls the processor on which the electronic device concerned is provided to access the memory.例文帳に追加

アクセス制御部１４は、第二の判定部１３によってバス権の取得が成功したと判定された場合に、自装置が設けられているプロセッサがメモリにアクセスするよう制御する。 - 特許庁

A control section 1 extracts a data block size DBS set to a CIP(Common isochronous packet) header of stream data (packet) isochronous- transferred from a transmitter side processor via an IEEE1394 serial bus.例文帳に追加

制御部１は、ＩＥＥＥ１３９４シリアルバスを介して送信側装置からアイソクロノス転送されてくるストリームデータ（パケット）のＣＩＰヘッダに配置されているデータブロックサイズＤＢＳを取り出す。 - 特許庁

This data processor outputs remainder increase and decrease notification signals, that indicate the increase and decrease of remainder and consist of 1 bit from FIFO circuits 3441 and 3443 to an internal bus control circuit 32.例文帳に追加

ＦＩＦＯ回路３４４_1 ，３４４_3 から内部バス制御回路３４２に、残量の増減を示す各々１ビットの残量増加通知信号および残量減少通知信号を出力する。 - 特許庁

The servo control processor 12 of a control part 10 in a controller controlling a machine and the like is connected with communication LSI21 of a servo amplifier part 20 by a high speed serial bus L.例文帳に追加

機械等を制御する制御装置における制御部１０のサーボ制御用プロセッサ１２とサーボアンプ部２０の通信用ＬＳＩ２１は高速シリアルバスＬで接続されている。 - 特許庁

A built-in trace memory 13 for storing the internal bus access information in a trace mode and storing the information as the built-in memory with respect to a CPU in a normal operation mode is provided in the processor 10.例文帳に追加

プロセッサ（１０）内に、トレースモード時においては内部バスアクセス情報を格納し、通常動作モード時には、ＣＰＵに対する内蔵メモリとして格納する内蔵トレースメモリ（１３）を設ける。 - 特許庁

To enable a data processor, which has a clock synchronous bus circuit with a power saving function, to effectively save a power consumption and to be safely returned from a power saving state.例文帳に追加

節電機能を有するクロック同期型バス回路を持つデータ処理装置において、効果的な省電力化と節電状態からの安全な復帰とを両立できるようにする。 - 特許庁

Each slave processor controls the interface according to the command, and it communicates via a power bus in a target system by using an interface wafer, a power line modulation and an algorithm.例文帳に追加

各スレーブプロセッサは、そのコマンドにしたがってインターフェースを制御するとともに、インターフェースウェーハ、電力線変調およびアルゴリズムを用いて、ターゲットシステムの電力バスを介して通信する。 - 特許庁

When address information, in which a hardware(HW) resource number is embedded, is received from a channel device 4 through a channel bus 3, an input/output processor 1 holds it in a channel address register 5.例文帳に追加

入出力処理装置１は、チャネル装置４からＨＷ資源番号が埋め込まれたアドレス情報をチャネルバス３を経由して受け取ると、チャネルアドレスレジスタ５に保持する。 - 特許庁

The vehicle may have multiple processors coupled to a plurality of control channels by means of a bus and a deciding device that suppresses the output of any processor for which a failure has been identified.例文帳に追加

その車は、バスによって複数の制御チャネルに接続される多数のプロセッサと、故障が識別されたあらゆるプロセッサの出力を抑制する決定装置とを備えてもよい。 - 特許庁

To suppress that an influence range of a transaction or a failure runs to a range larger than a logic section when logically dividing a common resource such as a processor bus by a logic division mechanism for use.例文帳に追加

論理分割機構によりプロセッサバス等の共通資源を論理分割して使用している場合、トランザクションや障害の影響範囲が論理区画よりも広範囲に及ぶことを抑える。 - 特許庁

To provide a data processor and a bus arbitration method in which arbitration of transaction is appropriately processed to suppress exhaustion or the like of instructions performed instruction fetch and processing efficiency is enhanced.例文帳に追加

トランザクションの調停を適切に処理して命令フェッチされた命令の枯渇等を抑制し、処理効率を向上させたデータ処理装置及びバス調停方法を提供すること。 - 特許庁

Long control commands which exceed the data bus width of the processor 18 can be transferred at the same time and the transfer of the control commands can be performed initiatively by the microprocessor 18.例文帳に追加

マイクロプロセッサ１８のデータバス幅を越えるような長い制御コマンドを、同時に転送することができ、また、制御コマンドの転送を、マイクロプロセッサ１８主導で行うことができる。 - 特許庁

The second processor having received the arbitration start request forbids the bus access by a memory management mechanism 270-k, and resumes execution of a task having been executed before receiving the arbitration request.例文帳に追加

調停開始要求を受け取った第２のプロセッサはメモリ管理機構（２７０−ｋ）によいバスアクセスを禁止し、調停要求を受け取る前に実行していたタスクの実行を再開する。 - 特許庁

To surely collect error situations and to sort out the causes of an error even if the error has occurred as the result of the failure of a bus or the like connected to a processor.例文帳に追加

プロセッサに接続されたバス等の異常によりエラーが発生した場合であっても、確実にエラー状況の収集してエラー要因の切り分けを可能とすることを目的とする。 - 特許庁

When the arithmetic result of the processor 6a of a certain controller 1 is shared data, multi-address communication is performed from a communication means 12a through a network bus 5 to the other respective controllers 2-4.例文帳に追加

ある制御装置１のプロセッサ６ａの演算結果が共有データであれば、通信手段１２ａからネットワークバス５を介して他の各制御装置２〜４へ同報通信される。 - 特許庁

The image pickup unit 12 is connected to an image processor 14 through a communication bus 13, and the image processor 14 obtains the image for display by correcting the distortion of the image picked up by the image pickup unit 12 on the basis of a table having distortion correction information.例文帳に追加

撮像装置１２は通信バス１３により画像処理装置１４に接続されており、画像処理装置１４は、撮像装置１２が撮像した画像の歪みを、歪み補正情報を有するテーブルに基づいて補正することにより表示用画像を得る。 - 特許庁

To provide a technique to prevent a user from placing a processor into a harmful operating voltage state in relation to the core/bus frequency ratio of the processor, while adjusting the processor's operating voltage dynamically.例文帳に追加

１つのプロセッサの動作電圧を動的に調整する一方で、前記プロセッサが前記プロセッサの前記コア／バス周波数比との関係において有害である１つの動作電圧状態に１人のユーザによって置かれることを防止するための手法を提供する。 - 特許庁

All processors in the processor sub system are configured to be discrete architectures of a conventional computer module 601 that are loosely coupled, a digital signal processor module 602 has major redundant processors and interconnected by a bidirectional redundant PCI bus.例文帳に追加

プロセッサ・サブシステムにおける全てのプロセッサは、汎用コンピュータ・モジュール６０１の緩やかに結合された分散アーキテクチャに構成され、ディジタル信号プロセッサ・モジュール６０２が主要かつ冗長なプロセッサを有し、双対冗長ＰＣＩバスにより相互に接続される。 - 特許庁

A measuring system comprises an instrument base including an instrument bus that can be connected between a power source 102 and a load 107, a plurality of sensors 104 and 106 that determine the electrical characteristics of power in the instrument bus, and a processor 316 so configured as to execute at least one code segment.例文帳に追加

計測システムは、電源１０２と負荷１０７との間に結合可能な計器バスを含む計器ベースと、計器バス内の電力の電気的特性を決定する複数のセンサ１０４、１０６と、少なくとも１つのコードセグメントを実行するように構成されたプロセッサ３１６とを含む。 - 特許庁

Inside of each processor 1, a virtual shared memory 121 having a storage capacity usable for sharing/exchanging data and arranged inside of a built-in memory 122 and a common bus IF 14 connected to the memory 121 by an internal bus 17 and used for sharing/exchanging the data are provided.例文帳に追加

個々のプロセッサ１の内部に、データの共有・交換に使用可能な記憶容量を有して内蔵メモリ１２２内に配備された仮想共有メモリ１２１と、このメモリ１２１に内部バス１７で接続されてデータの共有・交換に使用される共通バスＩＦ１４とを備える。 - 特許庁

Then a connection constitution information generation part 12 generates connection constitution information 14 as a topology map showing a tree structure which includes the information processor 100 as a base point and the respective bus type connection devices as nodes according to the retrieval result of the bus type connection devices by the connection device retrieval part 11.例文帳に追加

次に、接続構成情報作成部１２は、この接続デバイス検索部１１によるバス型接続デバイスの検索結果に基づき、情報処理装置１００を基点とし、かつ、各バス型接続デバイスをノードとしたツリー構造を表すトポロジーマップである接続構成情報１４を作成する。 - 特許庁

To provide a signal processor for processing signals including an optical data bus decreased in fall and dispersion of a transmission efficiency caused by a relative positional relation between a signal light incident part and a signal light exit part, and data transmission and reception using the optical data bus.例文帳に追加

信号光入射部と信号光出射部の相対位置関係に起因する伝送効率の低下およびばらつきが低減された光データバスおよびその光データバスを用いたデータの送受を含む信号処理を行う信号処理装置を提供することを目的とする。 - 特許庁

To provide an optical data bus and a signal processor which enable two-way communication between circuit boards facing each other across the optical data bus simultaneously with communication between adjacent boards and also enable increase in the number of simultaneous communication without raising multiplicity.例文帳に追加

光データバスを挟んで対向する回路基板間の双方向通信と、隣接する回路基板間の隣接間通信を同時に可能にすると共に、多重度を上げることなく同時に通信できる数を増加させることができる光データバス及び信号処理装置を提供する。 - 特許庁

To solve the problem wherein the quality of a display image is degraded, because a frame rate is lowered or image size is limited, in order to reduce the data amount to be transmitted, when a PCI bus band region can not be taken, in an image processor of transmitting image data to a display memory via a PCI bus.例文帳に追加

ＰＣＩバスを経由して画像データを表示メモリに転送する画像処理装置において、ＰＣＩバス帯域が取れない場合、転送するデータ量を少なくするためフレームレートを落としたり、画像サイズに制限を持たせるため、表示画像の品質が劣化する。 - 特許庁

When the information processor 1 and the docking station 2 are mutually connected, a memory bus 106 is connected to a memory bus 206 through the use of connectors 105 and 205 so that the programs stored in non-volatile memories 104 and 204 are performed at high speed.例文帳に追加

情報処理装置１およびドッキングステーション２を互いに接続する際に、コネクタ１０５および２０５を用いてメモリバス１０６とメモリバス２０６とを互いに接続することによって、不揮発性メモリ１０４および２０４に記憶されているプログラムを高速に実行することができる。 - 特許庁

The encoded data inputted from the outside and demodulated by a demodulating means 316 are stored in the second memory by a bus control means 314 and data decoded and error-corrected by the processor means 310 are applied from the second memory to a host interface means by the bus control means 314.例文帳に追加

外部から入力し復調手段（３１６）で復調され符号化データはバス制御手段（３１４）により第２のメモリに格納され、プロセッサ手段で復号及びエラー訂正されたデータは、バス制御手段により第２のメモリからホストインタフェース手段（３１７）に与えられる。 - 特許庁

This communication device comprises a signal modulator/demodulator (modem) comprising a digital signal processor for radio communication, and an application processor comprising a CPU and a master controller for controlling a plurality of peripherals, including an interface communicating with the modem via a common bus.例文帳に追加

無線通信を行うためのデジタル信号プロセッサを備える信号変調器／復調器（モデム）と、共通バスを介してモデムと通信するインターフェースを含む複数の周辺装置を制御するためのＣＰＵとマスターコントローラとを備えるアプリケーションプロセッサとを備える通信装置である。 - 特許庁

Each load control part 32 receives an I/O request from a corresponding port 31 and calculates the current load rate for each processor related to an associated bus group to determine the processor to which the I/O request is applied so that the current load rate approximates a set load rate.例文帳に追加

各負荷制御部３２は、対応するポート３１からＩ／Ｏ要求を受信し、関係するパスグループに関しプロセッサの各々について現在の負荷割合を計算し、現在の負荷割合を設定された負荷割合に近づけるようにＩ／Ｏ要求を投入するプロセッサを決定する。 - 特許庁

When an information processor 18 is turned on, an EC/KBC79 of the information processor 18 transmits a power generation start command directing start of power generation operation to a DMFC controller 91 of a fuel cell unit 10 through a serial bus 102 to start the power generation operation of a power generating part 40.例文帳に追加

情報処理装置１８のＥＣ／ＫＢＣ７９は、情報処理装置１８がパワーオンされると、発電動作の開始を指示する発電開始コマンドをシリアルバス１０２を介して燃料電池ユニット１０のＤＭＦＣコントローラ９１に送信して発電部４０の発電動作を開始させる。 - 特許庁