「processor bus」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Furthermore, a radio network bus (716) is connected to the processor.例文帳に追加

また、無線ネットワーク・バス（７１６）がプロセッサに接続されている。 - 特許庁

To provide a processor system based on PCI bus specifications.例文帳に追加

ＰＣＩバス仕様に準拠したプロセッサシステムを提供する。 - 特許庁

INTEGRATED CIRCUIT WITH BUILT-IN PROCESSOR AND INTERNAL BUS OBSERVING METHOD例文帳に追加

プロセッサ内蔵集積回路および内部バス観測方法 - 特許庁

BUS RESET PROCESSING METHOD AND INFORMATION PROCESSOR AND RECORDING MEDIUM例文帳に追加

バスリセット処理方法、情報処理装置および記録媒体 - 特許庁

MEMORY BUS DIAGNOSIS METHOD, STORAGE MEDIUM AND INFORMATION PROCESSOR例文帳に追加

メモリバス診断方法、記憶媒体および情報処理装置 - 特許庁

PROCESSOR ELEMENT CIRCUIT, PARALLEL CALCULATION SYSTEM AND BUS BRIDGING METHOD例文帳に追加

プロセッサエレメント回路、並列計算システムおよびバスブリッジ方法 - 特許庁

The memory 14 is connected to the first bus 7 and the second bus 12, and receives an access from the processor 2 via the first bus 7 or the second bus 12.例文帳に追加

メモリ１４は、第１バス７及び第２バス１２に接続され、第１バス７又は第２バス１２を介してプロセッサ２からアクセスを受ける。 - 特許庁

The second bus 12 is connected with the processor 2 via the switch section 3 and has a second bus width that is narrower than the first bus width.例文帳に追加

第２バス１２は、スイッチ部３を介してプロセッサ２が接続され、第１バス幅より狭い第２バス幅を有する。 - 特許庁

METHOD FOR ADJUSTING OPERAND BUS OF SUPER SCHOLAR TYPE PROCESSOR AND SUPER SCHOLAR TYPE PROCESSOR USING THE METHOD例文帳に追加

スーパースカラ型プロセッサのオペランドバス調整方法及びそれを用いたスーパスカラ型プロセッサ - 特許庁

An arbiter provided in a processor element for using a bus 10 transmits a bus request signal and a bus request value corresponding to the privilege level of the processor element to the bus 10 and decides the propriety of bus use corresponding to the using condition of the bus and the privilege level of the processor element.例文帳に追加

バス１０を使用するプロセッサエレメントに設けられた調停器はバス要求信号とそのプロセッサエレメントの特権レベルに応じたバス要求値をバス１０に送信し、バスの使用状況および当該プロセッサエレメントの特権レベルに応じて、バス使用の可否を決定する。 - 特許庁

To increase use efficiency of a bus installed in an information processor.例文帳に追加

情報処理装置に設けられるバスの使用効率を図る。 - 特許庁

OPTICAL SIGNAL TRANSMISSION DEVICE, OPTICAL DATA BUS SYSTEM, AND SIGNAL PROCESSOR例文帳に追加

光信号伝達装置、光データバスシステム、及び信号処理装置 - 特許庁

OPTICAL DATA BUS AND ITS MANUFACTURE AND SIGNAL PROCESSOR例文帳に追加

光データバス、光データバスの製造方法、および信号処理装置 - 特許庁

OPTICAL SIGNAL TRANSMITTER, OPTICAL DATA BUS SYSTEM AND SIGNAL PROCESSOR例文帳に追加

光信号伝達装置、光データバスシステム、及び信号処理装置 - 特許庁

BUS EXTENSION INPUT/OUTPUT ADAPTER CONTROL SYSTEM FOR DATA PROCESSOR例文帳に追加

データ処理装置のバス拡張入出力アダプタ制御方式 - 特許庁

BUS BRIDGE DEVICE, INFORMATION PROCESSOR, AND DATA TRANSFER CONTROL METHOD例文帳に追加

バスブリッジ装置、情報処理装置、およびデータ転送制御方法 - 特許庁

DATA PROCESSOR HAVING BUS ARBITRATION FUNCTION, BUS ARBITRATION METHOD AND VIDEO DATA EDITING DEVICE例文帳に追加

バス調停機能を備えるデータ処理装置およびバス調停方法およびビデオデータ編集装置 - 特許庁

To reduce the number of times when a plurality of bus masters become a waiting stage at the time of performing bus arbitration in an information processor in which the plurality of bus masters are connected to the same bus.例文帳に追加

複数のバスマスタが同一のバスに接続されている情報処理装置に於いて、バス調停時にバスマスタが待ち状態になる回数を減らす。 - 特許庁

Since a common bus arbitration circuit 50 connected to the bus decides the processor element for using the bus 10 corresponding to the using condition of the bus and the privilege levels of the respective processor elements requesting the bus when the bus request signals from the plural processor elements are transmitted to the bus 10 while monitoring the bus 10, the bus arbitration is performed at a high speed and communication between processors using a single bus is accelerated.例文帳に追加

バスに接続されている共通のバス調停回路５０は、バス１０を監視しつつ、バス１０に複数のプロセッサエレメントからのバス要求信号が送信されたとき、バスの使用状況およびバスを要求した各プロセッサエレメントの特権レベルに応じて、バス１０を使用するプロセッサエレメントを決定するので、バス調停を高速に行うことができ、単一のバスを用いたプロセッサ間の通信の高速化を実現できる。 - 特許庁

To avoid bus competition without providing a special function means in a bus arbitrating circuit even when a standard local bus is used for a processor system where the local bus of an interlock bus is connected with the system bus of a split bus through a bridge device.例文帳に追加

インタロックバスのローカルバスとスプリットバスのシステムバスとをブリッジ装置により接続したプロセッサシステムにおいて、標準ローカルバスを用いた場合でも、バス調停回路に特別な機能手段を設けることなく、バス競合回避を行う。 - 特許庁

Because bus right control over the data bus and the command bus is separately performed, one data processor inputs or outputs data from the data bus in response to an operable state of the shared resource while the other data processor acquiring the bus right of the command bus can parallelly output bus control information to the command bus.例文帳に追加

データバスとコマンドバスに対するバス権制御が別々に行われるから、一のデータ処理装置が共有資源の動作可能な状態に呼応してデータバスからデータを入力又は出力するのに並行して、コマンドバスのバス権を獲得している他のデータ処理装置はコマンドバスにバス制御情報を出力することができる。 - 特許庁

A bus master register part 34 is connected to a processor bus, is freely accessed from an operating system and controls the bus acquisition request signal from the specified bus master (specifies the request of the bus master).例文帳に追加

バスマスタレジスタ部３４はプロセッサバスに接続されてオペレーティングシステムからアクセス自在となっており、特定のバスマスタからのバス獲得要求信号の制御（バスマスタのリクエスト特定化）を行う。 - 特許庁

A processor bus 111 linked with a processor 101, a memory bus 112 linked with a main memory 104, and a system bus 113 linked with an input/output device 105 are connected to a three-way connection control system 103.例文帳に追加

プロセッサ101に接続のプロセッサバス111と、メインメモリ104に接続のメモリバス112と、入出力デバイス105に接続のシステムバス113とが三叉路接続コントロール手段103に接続される。 - 特許庁

The data may be transferred between the processor 22 and the microscheduler 20, via the processor bus 26.例文帳に追加

また、プロセッサ２２とマイクロスケジューラ２０は、プロセッサバス２６を介して、データの受け渡しを行ってもよい。 - 特許庁

Each of processor units is provided with an error processor 6 between a bus controller 3 and a CPU 4.例文帳に追加

各プロセッサユニットは、バスコントローラ３とＣＰＵ４との間にエラー処理装置６を備えている。 - 特許庁

The boundary value is smaller than the width of a data bus of a processor for installing the saturation processor.例文帳に追加

境界値は飽和処理装置が装着されるプロセッサのデータバス幅より小さな値である。 - 特許庁

A processor-readable memory in operative engagement with the memory bus allows access to the processor-readable memory containing data.例文帳に追加

メモリバスと連動するプロセッサ可読メモリは、データを含むプロセッサ可読メモリへのアクセスを可能にする。 - 特許庁

A bus control module 14 and a wait control part 30 are provided for the data processor.例文帳に追加

バス制御モジュール（１４）と、ウェイト制御部（３０）とを設ける。 - 特許庁

CLOCK GENERATION DEVICE, BUS INTERFACE CONTROLLER AND INFORMATION PROCESSOR例文帳に追加

クロック発生装置、バスインタフェース制御装置及び情報処理装置 - 特許庁

In the Pentium II, the backside bus operates at one-half the processor clock speed. 例文帳に追加

Pentium IIでは、バックサイドバスはプロセッサのクロック速度の半分で動作する。 - コンピューター用語辞典

METHOD AND DEVICE FOR TRANSFERRING DATA THROUGH PROCESSOR INTERFACE BUS例文帳に追加

プロセッサ・インタ—フェ—ス・バスを通じてデ—タを転送する方法および装置 - 特許庁

A trace control circuit 121 issues the instruction of trace to a trace memory 131 according to the states of a SCSI control bus 210 and a processor control bus 260, and a trace memory part 131 traces a SCSI data bus 200, SCSI control bus 210, processor data bus 250, and processor control bus 260 in response to the instruction.例文帳に追加

トレース制御回路１２１はＳＣＳＩコントロールバス２１０およびプロセッサ・コントロールバス２６０の状態に応じてトレースメモリ部１３１に対してトレースの指示を出し、トレースメモリ部１３１は前記指示によりＳＣＳＩデータバス２００、ＳＣＳＩコントロールバス２１０、プロセッサデータバス２５０、プロセッサコントロールバス２６０のトレースを行う。 - 特許庁

A lock register 22 which manages a lock is installed not at a processor local bus 18 side but at a side band bus 23 side.例文帳に追加

ロックを管理するロックレジスタ２２をプロセッサローカルバス１８側ではなくサイドバンドバス２３側に設ける。 - 特許庁

The computer system includes a bus-controlling device 6 which intermediates between a processor 1 and an input/output bus 7.例文帳に追加

コンピュータシステムは、プロセッサ１と入出力バス７との間に介在するバス制御装置６を備える。 - 特許庁

This processor is designed at a state that separate input bus and output bus are provided inside a chip.例文帳に追加

プロセッサは、チップの内部に別々の入力バスおよび出力バスを有する状態で設計される。 - 特許庁

This open architecture consists of a 64-bit, 100MHz Processor Local Bus (PLB) and a 32-bit, 50MHz On-Chip Peripheral Bus (OPB). 例文帳に追加

このオープン・アーキテクチャは、64ビット、100MHzのプロセッサ・ローカルバス（PLB）と、32ビット、50MHzのオンチップ周辺バス（OPB）とからなっている。 - コンピューター用語辞典

The three-forked road connection control means includes a bus memory connection controller to which the address bus and control bus of the processor bus, the memory bus and the system bus are respectively connected, and which transfers addresses and control signals with each other and generates data bus control signals.例文帳に追加

三叉路接続コントロール手段は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁

The control means 103 has a bus-memory connection controller 401, with which each address bus of the processor bus, the memory bus and the system bus, and a control bus are connected together to transmit mutually addresses and control signals, and which generate data bus control signals.例文帳に追加

この三叉路接続コントロール手段103は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラ401を有する。 - 特許庁

The processor bus 111, the memory bus 112 and the system bus 113 to which an input/output device 105 is connected are connected to a three-forked road connection control means 103.例文帳に追加

プロセッサバス111と、メモリバス112と、入出力デバイス105が接続されたシステムバス113とが三叉路接続コントロール手段103に接続される。 - 特許庁

The switch section 3 switches, according to the state of the first bus 7, a bus to be used when the processor 2 accesses to the memory 14 from the first bus 7 to the second bus 12.例文帳に追加

そして、スイッチ部３により、第１バス７の状態に応じて、プロセッサ２がメモリ１４にアクセスする際に使用するバスを、第１バス７から第２バス１２に切り替える。 - 特許庁

The data processor is equipped with a processor 1, a DMA processor 2, a local memory 3, a local memory 4, a memory controller 5, a main memory 6, a DMA processor interface 7, and an address data bus 8.例文帳に追加

データ処理装置は、プロセッサ１、DMAプロセッサ２、ローカルメモリ３、ローカルメモリ４、メモリコントローラ５、メインメモリ６、DMAプロセッサインタフェース７、アドレスバス・データバス８を備える。 - 特許庁

To exclusively process bus lock transactions issued from each processor bus to each other within a processor system of the multi-node configuration.例文帳に追加

マルチノード構成のプロセッサシステムにおいて、それぞれのプロセッサバスより発行されるバスロックトランザクション相互を、システム内で排他的に処理することにある。 - 特許庁

DEVICE AND METHOD FOR MANAGING PROCESSOR LOCAL BUS AND COMPUTER PROGRAM PRODUCT例文帳に追加

プロセッサ・ローカル・バスを管理する装置、方法およびコンピュータ・プログラム・プロダクト - 特許庁

next, the data are transferred between the slave device 20 and the processor interface bus 34.例文帳に追加

データは、スレーブ・デバイスとプロセッサ・インターフェース・バスとの間で転送される。 - 特許庁

Processors 1 to 4 are connected through a processor bus 6 to a North Bridge 7.例文帳に追加

プロセッサ１〜４がプロセッサバス６を介してNorth Bridge７に接続されている。 - 特許庁