「processor bus」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

A DMAC control circuit 104b of the bus bridge 104 controls a DMAC 105a of the image processing processor 105, and issues an instruction to transfer the next band data or stream, and transfers interruption to a host CPU 101 side only when one page processing completes.例文帳に追加

バスブリッジ１０４のＤＭＡＣ制御回路１０４ｂは、画像処理プロセッサ１０５のＤＭＡＣ１０５ａを制御して、つぎのバンドデータまたはストリームを転送する指示を出し、１ページ処理が完了した時にのみ、割り込みをホストＣＰＵ１０１側へ転送する。 - 特許庁

The two processor devices are connected by a duplexed serial bus and are equipped with a higher level controller which executes a control operation and access to the counterpart processor device, a duplexed transmission controller which controls transmission of serial data, a duplexed receiving controller which controls reception of the serial data, and a duplexed diagnostic means to diagnose validity of the received data.例文帳に追加

２つのプロセッサ装置は、二重化されたシリアルバスにより接続され、制御演算及び相手側のプロセッサ装置とのアクセスを実行する上位コントローラと、シリアルデータの送信を制御する二重化された送信コントローラと、シリアルデータの受信を制御する二重化された受信コントローラと、受信データの正当性を診断する二重化された診断手段とを設けた。 - 特許庁

In this picture processor, one part of data read from a DRAM 4 being an outside memory connected with a shared bus 2 connecting plural processors 1A and 1B in parallel is segmented by a funnel shifter 31 being a first segmenting circuit, and the segmented data are segmented by a second segmenting circuit, and written through local buses 6A and 6B in the processor in local memories 7A and 7B.例文帳に追加

この発明は、複数のプロセッサ１Ａ、１Ｂを並列接続する共有バス２に接続された外部メモリのＤＲＡＭ４から読み出したデータの一部を第１の切り出し回路となるファネルシフタ３１により切り出し、切り出したデータを第２の切り出し回路により切り出し、前記プロセッサ内のローカルバス６Ａ、６Ｂを介してローカルメモリ７Ａ，７Ｂに書き込むように構成される。 - 特許庁

This multi-processor system is provided with communication register modules 400-402 corresponding to processors 10-12 one to one, and a lock processing test operation is operated to the corresponding communication register modules, and a lock value set operation and an unlock operation are operated through an inter-communication module bus to all the communication modules by executing simultaneous writing control.例文帳に追加

プロセッサ１０〜１２に１対１対応する通信レジスタモジュール４００〜４０２を設け、ロック処理テスト動作は対応する通信レジスタモジュールに対して行ない、ロック値セット動作およびアンロック動作は通信モジュール間バス７００を介して全通信モジュールに同時書き込み制御して行なう。 - 特許庁

To achieve speeding up in a graphic and a video display by achieving speeding up of an interface processing speed and controlling and suppressing the electric power consumption within a chip by disposing a large-scale bus between a display processor and a memory in the graphic and video display system of a computer.例文帳に追加

本発明は、計算機のグラフィックおよびビデオ表示システムにおいて、表示プロセッサとメモリ間に大規模なバスを設けることにより、インターフェース処理速度の高速化を実現し、またチップ内の消費電力を制御、抑制することにより、グラフィックおよびビデオ表示において高速化を実現する。 - 特許庁

Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions.例文帳に追加

命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。 - 特許庁

The transfer control part 440 judges all the data transfer under execution is invalid, forcedly finishes the data transfer and reports the power source off of the computer system occurred during the execution of data transfer with the general bus 16 to a basic processor 410 of the I/O device 40.例文帳に追加

転送制御部４４０は、実行中のデータ転送は全て無効と判断して、データ転送を強制終了し、汎用Ｉ／Ｏバス１６とのデータ転送の実行中にコンピュータシステムの電源がＯＦＦになったことをＩ／Ｏ装置４０の基本処理装置４１０へ通知する。 - 特許庁

To provide an image processor capable of recognizing whether it is connected with one information processing terminal such as a personal computer through a bus connection means, or connected with a communication apparatus enabling communication with a large number of information processing terminals such as personal computers.例文帳に追加

バス接続手段を介してパーソナルコンピュータ等の情報処理端末１台と接続されたか、若しくは、多数のパーソナルコンピュータ等の情報処理端末との通信を可能とする通信装置と接続されたかを認識することができる画像処理装置を提供すること。 - 特許庁

The information processor 100 is equipped with a CPU 101, a ROM 102, a RAM 103, a display part 104, an input part 105, a medium exchange type recording part 106, a network/communication part 107, and a camera part 108, which are connected with one another via a system bus 109.例文帳に追加

情報処理装置１００は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、表示部１０４と、入力部１０５と、メディア交換型記録部１０６と、ネットワーク／通信部１０７と、カメラ部１０８とを備え、それらがシステムバス１０９を介して互いに接続されている。 - 特許庁

The electrophotographic system 200 comprises a central processor (CPU) 201 for controlling the entire system generally, an ROM 202 storing a control program, and an RAM 203 for use as the working area of the control program and the buffer area of print data interconnected through a bus 204.例文帳に追加

電子写真装置２００は、装置全体の制御を行う中央処理装置（ＣＰＵ）２０１と、制御プログラムが格納されたＲＯＭ２０２と、制御プログラムの作業領域および印刷データのバッファ領域として使用するＲＡＭ２０３とを備え、これらがバス２０４を介して接続されている。 - 特許庁

On the other hand, when an event turning off the information processor 18 occurs, the EC/KBC79 transmits a power generation stop command directing stop of the power generation operation to the DMFC controller 91 of the fuel cell unit 10 through the serial bus 102 to stop the power generation operation of the power generating part 40.例文帳に追加

一方、情報処理装置１８をパワーオフするイベントが発生したならば、ＥＣ／ＫＢＣ７９は、発電動作の停止を指示する発電停止コマンドをシリアルバス１０２を介して燃料電池ユニット１０のＤＭＦＣコントローラ９１に送信して発電部４０の発電動作を停止させる。 - 特許庁

In the computers 100-1 to N, a processor 101, memory 102, an I/O device 103, a disk control mechanism 104, a computer connecting network adaptor 130 and a disk request processing part 110 are connected to a system bus 105, and disks 106-1 to N are connected to the disk control mechanism 104.例文帳に追加

計算機１００−１〜Ｎは、プロセッサ１０１、メモリ１０２、Ｉ／Ｏ装置１０３、ディスク制御機構１０４、計算機結合網アダプタ１３０、ディスク要求処理部１１０がシステムバス１０５に結合し、ディスク１０６−１〜Ｎがディスク制御機構１０４に接続して構成される。 - 特許庁

To provide an information processor having plural clock systems such as an inside clock, L2 cache interface, and outside bus interface only by the distribution system of one system of an inside clock, and for performing frequency conversion control in which the in-and-out frequency rate of each clock system is N: 1 or N: 2 only by a logic circuit.例文帳に追加

内部クロック・Ｌ２キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を内部クロック１系統の分配系のみで実装し、各々のクロック系統の内外周波数比がＮ：１またはＮ：２の周波数変換制御を論理回路のみで行なう情報処理装置を提供する。 - 特許庁

In a bus arbitration device 500 that utilizes the resource use management device, upon detecting that a processor 60 is permitted to access a memory 80, a detection unit 510 decreases the value of a counter 130 by 1 and starts a timer, in a delay circuit 110, that is not in operation to count time.例文帳に追加

リソース使用管理装置を適用したバス調停装置５００の検出部５１０は、プロセッサ６０に対しメモリ８０へのアクセスが許可されたことを検出し、カウンタ１３０の値を１つ減少させ、遅延回路１１０の計時を行っていないタイマに計時を開始させる。 - 特許庁

In the parallel processor system to separate a single program into a plurality of threads and to execute them by a plurality of thread executing parts 1-0 to 1-3, the individual thread executing parts 1-0 to 1-3 are mutually connected by a bus 4 and forking of a slave thread from individual thread executing parts to another optional thread executing part is enabled.例文帳に追加

単一のプログラムを複数のスレッドに分割し複数のスレッド実行部1-0 〜1-3 で並列に実行する並列プロセッサシステムにおいて、各スレッド実行部1-0 〜1-3 をバス４で相互に接続し、個々のスレッド実行部から任意の他のスレッド実行部への子スレッドのフォークを可能にする。 - 特許庁

The equipment state information read out by the tag readout device 46 of the regular bus is read out by an installed gate device 50 after passing the tunnel, and is transferred to a center processor 56 connected via a network 54, and the equipment state information is processed to decide and notify equipment abnormality.例文帳に追加

定期バスのタグ読出装置４６で読出された機器状態情報は、トンネル通過後に設置されたゲート装置５０で読み出され、ネットワーク５４を介して接続されたセンタ処理装置５６に転送されて機器状態情報を処理して機器異常を判定報知する。 - 特許庁

This data processor 2 is provided with plural packet processors 41-43 and 1st-3rd transmission/reception controllers 51-53 for transmitting packets outputted from the packet processors 41-43 to an IEEE1394 bus 7 are provided for the respective packet processors 41-43.例文帳に追加

本発明のデータ処理装置２は複数のパケット処理装置４１〜４３を有し、パケット処理装置４１〜４３から出力されたパケットをIEEE１３９４バス７へと送信する第１〜第３の送受信制御装置５１〜５３が、各パケット処理装置４１〜４３ごとに設けられている。 - 特許庁

In the image processor 1, a reset control circuit 12 allows a starting operation of a built-in CPU 11 to wait until a bus control circuit 14 acquires starting information required for starting the semiconductor integrated circuit 10 for mounting the built-in CPU 11 and performing prescribed operation processing at startup.例文帳に追加

画像処理装置１は、起動時、バス制御回路１４が内蔵ＣＰＵ１１を搭載し所定の動作処理を行う半導体集積回路１０を起動させるのに必要な起動情報を取得するまで、リセット制御回路１２が、内蔵ＣＰＵ１１の起動動作を待たせている。 - 特許庁

An information processor is constituted in hierarchical structure equipped with a keyboard as hardware in the bottom layer, a built-in controller as hardware above the keyboard, and an operating system and an application program as software above the built-in controller across a bus.例文帳に追加

情報処理装置は、最下層にハードウェアとしてのキーボードを備え、このキーボードの上層にハードウェアとしての組み込みコントローラを備え、さらにこの組み込みコントローラの上層にバスを介してソフトウェアとしてのオペレーティング・システム及びアプリケーション・プログラムを備える階層構造からなる。 - 特許庁

To provide a processing system capable of transmitting data at a further high speed through a bus between a peripheral device and a processor without reducing the clock frequency of the according to the peripheral device having a low-speed storage device, and an access control circuit and method therefor to the storage device.例文帳に追加

低速な記憶装置を有する周辺装置に合わせてバスのクロック周波数を低下させることなく、周辺装置と処理装置とがバスを介してより高速にデータを伝送できる処理システム、および記憶装置に対するアクセス制御回路とその方法を提供する。 - 特許庁

A host unit 1 is connected through an interface 2 with a system bus 3 which is connected with a processor 4, a program ROM 5, a working memory 6, a font ROM 7, an image memory 8, and a print engine interface 9 which is further connected with a print engine 20.例文帳に追加

上位装置１は、インタフェース２を介してシステムバス３と接続され、システムバス３には、プロセッサ４、プログラムＲＯＭ５、ワーキングメモリ６、フォントＲＯＭ７、画像メモリ８、プリントエンジンインタフェース９が接続され、プリントエンジンインタフェース９には、プリントエンジン２０が接続されて構成される。 - 特許庁

To provide a multiprocessor system capable of analyzing collaborative motion of all processors before failure when the failure occurs, with respect to the multiprocessor system where the plurality of processors 2_1-2_n are managed by a management processor 1, and accessing to a common memory 3 is controlled by a bus control device 4.例文帳に追加

複数のプロセッサ2_1〜2_nが管理プロセッサ1によって管理され、バス制御装置4によって共有メモリ3へのアクセスが制御されるマルチプロセッサシステムに関し、或るプロセッサで障害が発生したとき、障害発生に至るまでの全プロセッサの連携動作の解析を可能にする。 - 特許庁

The information processor is provided with a main board 2 having: a main CPU 11; connectors 15 and 16 for an expanded RAM; and a bus 17 for an expanded RAM, and a CPU type RAM module 1 having: a sub CPU 101; an ASIC 102; SDRAMs 103a and 103b; and a serial EEPROM 104.例文帳に追加

情報処理装置は、メインＣＰＵ１１、増設ＲＡＭ用コネクタ１５、１６、増設ＲＡＭ用バス１７を有するメインボード２と、サブＣＰＵ１０１、ＡＳＩＣ１０２、ＳＤＲＡＭ１０３ａ、１０３ｂ、シリアルＥＥＰＲＯＭ１０４を有するＣＰＵタイプＲＡＭモジュール１を備える。 - 特許庁

The image processor outputs image data for debugging, which is read by a scanner 1 and processed by a γ-correcting part 21 and an editing part 22, from a single image debugging I/F 8 which is arranged on an image data extension bus 6 for connecting respective parts and transmitting the image data.例文帳に追加

画像処理装置においては、スキャナ１で読み込んで、γ補正部２１および編集部２２により画像処理されたデバッグ用の画像データを、各部を接続して画像データを伝送する画像データ拡張バス６上に配設された単一の画像デバッグＩ／Ｆ８から出力させる。 - 特許庁

To improve processing performance of the whole communication device without imparting a load onto a processor by eliminating unnecessary occupation of a bus, flexibly performing efficient DMA transfer according to a data length between respective processing parts, and achieving secret processing or the like not through driver software.例文帳に追加

不必要なバスの占有を省いて、各処理部間でデータ長に応じて柔軟に効率的なＤＭＡ転送を行い、また、秘匿処理等をドライバソフトウェアを介さずに実現できることにより、プロセッサに負荷を与えることなく、通信装置全体の処理性能向上が図れるようにする。 - 特許庁

This information processor 1 includes an internal bus 40, a DMA controller 20 for transferring a data from a transferring side resource to a transferred side resource, and an I/O controller 30 including an FIFO 320 (I/O buffer), and for transferring a data between the FIFO 320 and an external device 100.例文帳に追加

本発明の情報処理装置１は、内部バス４０と、転送元リソースから転送先リソースにデータ転送を行うＤＭＡコントローラー２０と、ＦＩＦＯ３２０（Ｉ／Ｏバッファ）を含み、ＦＩＦＯ３２０と外部デバイス１００の間のデータ転送を行うＩ／Ｏコントローラー３０と、を含む。 - 特許庁

When that notice is received, the diagnostic processor 30 erases the entry corresponding to the read request, for which no reply comes, in the read request management table inside the bus control part 40 of all processors 10-12 as nodes and a storage device 20 through a signal line 201 while using a configuration control means.例文帳に追加

診断プロセッサ３０は、その通知を受け取ると構成制御手段により信号線２０１を介して全てのノードであるプロセッサ１０〜１２、記憶装置２０のバス制御部４０内のリードリクエストマネジメントテーブルのリプライのこなかったリードリクエストに対応するエントリを消去する。 - 特許庁

The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.例文帳に追加

本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁

The SCSI enclosure device 2 is equipped with SCSI devices 31 to 34 which are connected to a host computer 1 through a SCSI bus 11, an enclosure service processor 41 which is connected to the SCSI devices 31 and 32 and performs enclosure service processing, and a power unit 5 which supplies or cut off electric power to the SCSI devices 31 and 34 as instructed by the enclosure service processor 41.例文帳に追加

ＳＣＳＩエンクロージャ装置２は、ＳＣＳＩバス１１を介してホストコンピュータ１に接続されたＳＣＳＩ装置３１〜３４と、ＳＣＳＩ装置３１，３２に接続されるとともにエンクロージャサービス処理を実行するエンクロージャサービス処理装置４１と、エンクロージャサービス処理装置４１の指示に従ってＳＣＳＩ装置３１〜３４に対し電力を供給又は遮断する電源装置５とを備えている。 - 特許庁

An LSI 10 comprises a processor 12 having a pipeline 15 which processes instruction data input to the processor 12 through a bus 13 and an arithmetic execution circuit 16 which perform, upon input of the instruction data processed by the pipeline 15 thereto, arithmetic processing according to the instruction data; and a storage circuit 14 which stores the instruction data input from the pipeline 15 to the arithmetic execution circuit 16.例文帳に追加

ＬＳＩ１０は、バス１３を介してプロセッサ１２に入力された命令データを処理するパイプライン１５、及びパイプラインに１５よって処理された命令データが入力され、命令データに従って演算処理を行う演算実行回路１６を有するプロセッサ１２と、パイプライン１５から演算実行回路１６に入力される命令データを格納する記憶回路１４と、を有するものである。 - 特許庁

To simplify handshake between layers in each signal processor, to simplify error control processing and to send/receive data at high speed in the case of sending/receiving data between the signal processors interconnected via a bus.例文帳に追加

バスを介して接続された信号処理装置間でデータを送受信するにあたり，各信号処理装置内における各層間のハンドシェイクを簡略化すると共に，誤り制御処理を簡略化し，高速にデータを送受信することのできる信号処理装置及び信号処理システムを提供することを可能とする。 - 特許庁

The processor (120) is configured to produce a first digital audio signal, to mix the first digital audio signal with a second digital audio signal to produce a unified digital audio signal, and to transmit the unified digital audio signal to a consumer electronic device using the external bus.例文帳に追加

プロセッサ（１２０）は第１のデジタル・オーディオ信号を生成し、その第１のデジタル・オーディオ信号と第２のデジタル・オーディオ信号とを混合して１つのユニファイ・デジタル・オーディオ信号を生成し、さらに外部バスを使用してそのユニファイ・デジタル・オーディオ信号を民生用電子装置へ送信するように構成されている。 - 特許庁

An image processor includes: image processing means for performing image processing on tile images which are divided for each prescribed image size; and a memory connected via a memory bus.例文帳に追加

所定の画像サイズごとに分割されたタイル画像に対して画像処理を実行する画像処理手段と、メモリバスを介して接続されたメモリとを備える画像処理装置において、前記画像処理手段での画像処理を実行したタイル画像それぞれに対して、当該タイル画像内の画素が全て白であるか否かを示すフラグを設定する。 - 特許庁

Since an input switching means 104 and an output switching means 105 are provided to switch the buffer memory 101 and the processor bus 103 for an input source and an output destination, the sampling rate conversion is realized in any optional direction in the case of write to and read from the buffer memory.例文帳に追加

サンプリング率変換器１０２の入力元や出力先として、バッファメモリ１０１とプロセッサバス１０３とを切り替える、入力切替手段１０４及び出力切替手段１０５を設けたので、バッファメモリに書き込む際でも、バッファメモリから読み出す際でもどちらの方向でも任意の方向でサンプリング率変換が可能になる。 - 特許庁

To provide a device for performing the power supply interlocking operation and the error notification without remodeling each device in a device system comprising an information processor and a storage device connected to each other by an interface bus cable for the system management operated by the operation of a sub CPU which is independently operated from a command from a main CPU.例文帳に追加

メインCPUからの司令に対し、独立して動作するサブCPUの動作により動作するシステムマネージメントのためのインタフェースバスケーブルによって接続された情報処理装置及び記憶装置により構成される装置系において各装置を改造せずに電源連動動作及エラー通報を行う装置を実現する。 - 特許庁

A retrieval data range top value and a retrieval data range final value are inputted to a range comparator circuit 11 for an entry #1 and a range comparator circuit 19 for an entry #n of the CAM 1 and range top value registration data and range final value registration data are supplied thereto from a processor 8 through a process bus 7.例文帳に追加

ＣＡＭ１におけるエントリ＃１用範囲比較回路１１〜エントリ＃ｎ用範囲比較回路１９には、検索データ範囲先頭値および検索データ範囲末尾値が入力されるとともに、プロセッサバス７を介してプロセッサ８から範囲先頭値登録データおよび範囲末尾値登録データが供給される。 - 特許庁

The time required for initialization of peripheral control ASIC (application specific integrated circuits) by a control program is deleted by starting an operation of an exclusive control bus provided for a peripheral control part by input from a resetting part that performs the initialization of an arithmetic processor and performing the initialization of the peripheral control part when a power is applied.例文帳に追加

電源投入時に演算処理装置の初期化を行うリセット部からの入力によって周辺制御部用に設けた専用制御バスの動作を開始し、該周辺制御部の初期化を行うことによって、制御プログラムによる周辺制御ＡＳＩＣ初期化に要する時間を削除する。 - 特許庁

In the computer system, a memory control part 120 mounted on a mother board 100 is disabled by a disable signal 130b and a memory control part 220 is mounted onto a daughter card 210 and connected to a processor bus 101 later so that the addition of the memory state preserving device or expansion of main memory capacity can be attained.例文帳に追加

コンピュータシステムに於いて、マザーボード１００に実装されたメモリ制御部１２０をディセーブル信号１３０ｂによりディセーブルし、メモリ制御部２２０をドータカード２１０に実装してからプロセッサバス１０１に接続することにより、メモリ状態保存装置の付加や主メモリ容量拡張の実現が図れることを特徴とする。 - 特許庁

This information processor is provided with nodes 2-1 to 2-5 including plural button type functioning blocks 4 including a device for realizing a required function in a computer system and a bus 3 constituted for a flexible cable for connecting the plural functioning blocks as a passage for supplying a power and for transmitting a signal.例文帳に追加

コンピュータシステムにおける所要の機能を実現するディバイスを含むボタン型の複数の機能ブロック４−１〜４−５を含むノード２−１〜２−５と、この複数の機能ブロック間を接続し、電源を供給すると共に信号の伝送通路となる可撓性を有するケーブルにより構成されるバス３とを具備する。 - 特許庁

Entry parts 20, 30, 40 are provided with plural entries in which control information such as an address, a byte count, presence/absence of a data chain of a main storage device 1 to be specified by a channel command is stored by every I/O device, its contents are set from an I/O processor 5 via the internal bus 100 and updated whenever data transfer is executed.例文帳に追加

エントリ部２０，３０，４０は、I/0デバイスごとに、チャネルコマンドで指定される主記憶装置１のアドレス，バイトカウント，データチェインの有無等の制御情報を格納する複数のエントリを有し、その内容は内部バス１００を介してI/0プロセッサ５から設定され、データ転送が実行されると更新される。 - 特許庁

A CPU 101 receives a Self ID packet, which is sent out of an external information processor 300 when initializing a bus, with a 1394 interface 104 and determines the lowest maximum communication speed in the maximum communication speeds of respective nodes contained in that Self ID packet as a common communication speed in broadcast or multicast.例文帳に追加

ＣＰＵ１０１は、バスの初期化時に外部情報処理装置３００から送出されるＳｅｌｆｌＤパケットを、１３９４インターフェース１０４で受信し、該ＳｅｌｆｌＤパケットに含まれる各ノードの最大通信速度のうち、最も小さい最大通信速度をブロードキャストまたはマルチキャストにおける共通通信速度として決定する。 - 特許庁

At least one programmable connection constituting module 6 for sending the necessary information about the type and function of the signal transmitter or signal receiver 5 connected with the corresponding connecting points 4 to a control processor 2 through a bus system 7 can be allocated to each connecting point 4 during service on the input/output module.例文帳に追加

これは、入出力モジュール上の使用中の各接続点４に対して、対応する接続点４に接続された信号発信器または信号受信器５のタイプと機能とに関する必要な情報を、バスシステム７を介して制御プロセッサ２に渡す少なくとも一つのプログラマブル接続構成モジュール６を割り当てることができる。 - 特許庁

When the read queue becomes fuller, requests are, or if the read queue gradually becomes full, three or more memory access modes are used, and gradually the requests are serviced in a manner that maximizes throughput on a memory bus to reduce the likelihood that the read queue will become full and further requests from the processor would have to be halted.例文帳に追加

読み取りキューがより満たされると、要求は、または、読み取りキューが徐々に満たされると、３つ以上のメモリ・アクセス・モードを用いて、徐々に要求は、読み取りキューが満杯になりプロセッサからのさらなる要求が停止されなければならなくなる可能性を低減するためにメモリ・バス上のスループットを最大化する仕方でサービスされる。 - 特許庁

A CPU 31 inputs transfer command data having a special function system program corresponding to the system program of the special function processor 51 and a transfer program indicating the place and order where the special function system program is stored and stores them in a system program data storage part 37, and transfers them to a bus interface 38 after they are stored.例文帳に追加

ＣＰＵ装置３１では、特殊機能処理装置５１のシステムプログラムに相当する特殊機能システムプログラムと前記特殊機能システムプログラムを格納する個所および順位を示す転送プログラムとを有する転送コマンドデータを入力として、システムプログラムデータ記憶部３７に収納し、格納が終わると、バスインターフェース３８に転送する。 - 特許庁

The semiconductor integrated circuit in which a processor 1 is connected to a plurality of peripheral circuits 2, 3, 4 through a bus 5, includes a power source monitoring circuit 6a for monitoring power consumption in the semiconductor integrated circuit in real time, and for, when the power consumption exceeds a threshold, controlling one or more start timings of the plurality of peripheral circuits.例文帳に追加

プロセッサ１と複数の周辺回路２，３，４とがバス５を介して接続された半導体集積回路において、当該半導体集積回路内の消費電力をリアルタイムに監視し、消費電力が閾値を超えるとき、前記複数の周辺回路の１以上の起動タイミングを制御する電源監視回路６ａを備えた。 - 特許庁