「processor bus」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The storage system is provided with an ASIC having an interconnect selectively coupling a plurality of dedicated purpose function controllers in the ASIC to a policy processor, via a list manager in the ASIC communicating on a peripheral device bus to which the policy processor is connected, and an event ring buffer to which all transaction requests from each of the plurality of function controllers to the policy processor are collectively posted in real time.例文帳に追加

記憶システムには、ポリシー・プロセッサが接続される周辺装置バス上で通信するＡＳＩＣ内のリスト・マネージャを介して、ＡＳＩＣ内の複数の専用目的機能コントローラをポリシー・プロセッサに選択的に結合するインターコネクトを有するＡＳＩＣ、および複数の機能コントローラの各々からポリシー・プロセッサへの全トランザクション要求が集合的にポストされるイベント・リング・バッファが設けられる。 - 特許庁

When uncachable write from a processor 300 is held in a processor request buffer 130 and a request control circuit 180 detects that a transaction for a cachable read to the processor 300 is issued to a system bus 400, a retrial control circuit 160 requests the transaction to be retried to perform control so that the precedent uncachable write and the following cachable read will not be inverted.例文帳に追加

プロセッサ３００からのアンキャッシャブルライトがプロセッサリクエストバッファ１３０に保持されている場合に、そのプロセッサ３００に対するキャッシャブルリードのトランザクションがシステムバス４００に発行されたことをリクエスト制御回路１８０が検出すると、リトライ制御回路１６０がトランザクションのリトライを要求して、先行するアンキャッシャブルライトと後のキャッシャブルリードとの間で逆転が生じないように制御する。 - 特許庁

This data bus communication system is set up so that transmission and reception of an information signal from an information processor 1 of a host side to a desired information processor 2 of a client side can be performed at desired transfer timing only by connecting at least one read/write selection signal line 3, one data strobe signal line 4, and one acknowledge signal line 5 for one information processor 2 at the client side.例文帳に追加

このデータバス通信システムでは、一つのクライアント側の情報処理装置２当りに、最低限、１本のリードライト選択信号線３と、１本のデータストローブ信号線４と、１本のアクノリッジ信号線５とを接続するだけで、ホスト側の情報処理装置１から所望のクライアント側の情報処理装置２に対して、所望の転送タイミングで情報信号の送信や受信を行うことが可能に設定されている。 - 特許庁

To realize improvement of image processing capability using parallel image processing processors for an image processor of an inspecting apparatus by improving transmission throughput from a sensor etc., being an input means for image data to the image processing processors by solving problems of skew management between bus lines and electrical mutual interference between bus signal lines, etc.例文帳に追加

検査装置における画像処理装置において、並列画像処理プロセッサを用いて画像処理能力の向上を画像データの入力手段であるセンサ等から画像処理プロセッサまでの伝送スループットの向上をバス線間のスキュー管理や、バス信号線間の電気的な相互干渉等を解決して実現することを目的とする。 - 特許庁

In a data processor 5 made into ASIC having a CPU 11, a RAM 12, user logic circuits 13a and 13b, a memory test circuit 14 and a ROM 15, a bus 29 connecting these components is provided with a bus separator 28 and a portion 29b connecting the RAM 12 and the memory test circuit 14 is separated from another portion 29a.例文帳に追加

ＣＰＵ１１と、ＲＡＭ１２と、ユーザロジック回路１３ａおよび１３ｂと、メモリテスト回路１４と、ＲＯＭ１５とを有するＡＳＩＣ化されたデータ処理装置５において、これらを接続するバス２９にバスセパレータ２８を設けてＲＡＭ１２とメモリテスト回路１４とを接続する部分２９ｂを他の部分２９ａから切り離す。 - 特許庁

This graphic object processor performing a prescribed process with respect to an attribute of a graphic object so as to form a raster pixel image has: a plurality of processing means performing a plurality of processes related to an arbitrary attribute of the graphic object; and a bus access arbitration means arbitrating bus access from the respective processing means.例文帳に追加

本発明は、ラスター画素イメージを形成するべくグラフィックオブジェクトの任意の属性に関して所定の処理を行うグラフィックオブジェクト処理装置であって、前記グラフィックオブジェクトの任意の属性に関する複数の処理を行う複数の処理手段と、前記複数の処理手段のそれぞれからのバスアクセスを調停するバスアクセス調停手段と、を備える。 - 特許庁

This device transfers data via a bus and consists of an initiator, e.g. a processor I/F controller 310 which serves as a bus master, a target, e.g. an SDRAM controller 328 which receives the commands from the initiator and plural buffers, e.g. receiving buffers 320, 322 and 324 which belong to the target and hold the commands.例文帳に追加

バスを介してデータ転送を行うデータ転送装置であって、バスマスタとなるイニシエータ（例えば、プロセッサＩ／Ｆコントローラ３１０）と、前記イニシエータからコマンドを受信するターゲット（例えば、ＳＤＲＡＭコントローラ３２８）と、前記ターゲットに属し、かつ前記コマンドを保持する複数の受信バッファ（例えば、受信バッファ３２０、３２２及び３２４）とを備えることを特徴とする。 - 特許庁

To provide a digital video signal processor, which interpolates drop-out parts in the order meeting standards to record data when recording data in the DV system, which is received from a bus in conformity with IEEE 1394, on a recording medium.例文帳に追加

ＩＥＥＥ１３９４準拠バスから受信したＤＶ方式のデータを記録媒体上に記録する際に、規格通りの順序で、欠落部を補間して記録できるようにするデジタル・ビデオ信号処理装置を提供すること。 - 特許庁

To realize a multiple-system electronic computer capable of quickly operating a processor by improving the connecting status of a collation circuit and a bus line while conventionally using the collation circuit having results in the realization of a fail-safe computer.例文帳に追加

フェールセーフコンピュータの実現に実績を持つ照合回路の使用は踏襲しつつも、照合回路とバスラインとの結合状態を改めることにより、プロセッサを高速動作させうる多重系電子計算機を実現する。 - 特許庁

A display board 20 is provided with a VDP (Video Display Processor) 22, a ROM (Read Only Memory) 23, a CPU (Central Processing Unit) 24, a clock IC 25, a voice IC 26, and a bus 200.例文帳に追加

表示基板２０には、ＶＤＰ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｏｒ）２２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２３，ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２４、時計ＩＣ２５、音声ＩＣ２６、バス２００が備えられている。 - 特許庁

To obtain an image processor that transfers image data at a stable frame rate even when another device on an interface bus is operated at the same time so as not to cause missing frames of a moving picture.例文帳に追加

インタフェースバス上に接続されている画像処理装置とともに他の端末機器も使用すると、画像処理装置からの画像データのフレームレートが低下し、パーソナルコンピュータで受信される動画像データにおいてコマ落ちが生じてしまう。 - 特許庁

A switch circuit 208 connects either of a first EEPROM 206 or second EEPROM 206, each of which stores a BIOS, to a system bus 205 in response to a logical value of a connection switching signal transmitted from a processor 202.例文帳に追加

スイッチ回路２０８は、プロセッサ２０２からの接続切替信号の論理値に応じて、それぞれバイオスが格納された第１のＥＥＰＲＯＭ２０６および第２のＥＥＰＲＯＭ２０６のいずれかをシステムバス２０５に接続させる。 - 特許庁

To provide an information processor having a plurality of data processing units connected in a ring shape via a bus, which controls a data flow stably and efficiently even when the order of using data processing units or the amount of data is changed.例文帳に追加

複数のデータ処理部がリング状のバスに接続された情報処理装置において、利用するデータ処理部の順番の変更やデータ量の変動に対しても安定して効率のよい処理を実現するデータフローの制御。 - 特許庁

To provide an image forming apparatus having a plurality of controllers, and capable of reducing constraints imposed on high-speed operation and a cost reduction caused by memory bus congestion or processor communication path congestion.例文帳に追加

複数の制御装置を有する画像形成装置において、メモリバスまたはプロセッサ通信路における輻輳による高速化への制約や低コスト化への制約を軽減することができる画像形成装置を提供することを目的とする。 - 特許庁

An embedded system bus is integrated between each of plural embedded master elements inside an FPGA and at least one slave element and an external processor interface for enabling direct access is supplied to all the plural embedded slave elements.例文帳に追加

ＦＰＧＡ内の複数の埋込マスタ素子および少なくとも一つのスレーブ素子間に埋込システムバスを組み込むと共に、複数の埋込スレーブ素子のいずれにもダイレクトアクセスを可能にする外部プロセッサインタフェースを供給する。 - 特許庁

To provide an information processing system which allows channel allocation in a synchronous transfer serial bus to have flexibility so that information transfer can be performed as a user desires it and to provide its controlling method and an information processor.例文帳に追加

同期転送シリアルバスにおけるチャンネルの割当てに柔軟性を持たせ、ユーザが望む通りの情報の転送を行なうことのできる情報処理システム及びその制御方法並びに情報処理装置を提供すること。 - 特許庁

To solve problems such as low transfer rate due to a daisy chain constitution from a serial bus connection and difficulty in detecting erroneous operation or fault in an operation state due to operation by the clock different from that used for the operation of a processor or an LSI in utilizing a previous boundary scan.例文帳に追加

従来のバウンダリスキャンの利用では、シリアルバス接続によるデイジーチェーン構成としており、転送速度が遅く、プロセッサやＬＳＩの動作とは別クロックで動作するため、稼動状態での誤動作・故障の検出が難しい。 - 特許庁

The processor is configured to produce a first digital audio signal, to mix the first digital audio signal with a second digital audio signal to produce a unified digital audio signal, and to transmit the unified digital audio signal to a consumer electronic device using the external bus.例文帳に追加

プロセッサは第１デジタル・オーディオ信号を生成し、その信号と第２デジタル・オーディオ信号とを混合してユニファイ・デジタル・オーディオ信号を生成し、そのユニファイ信号をさらに外部バスを介して民生用電子装置へ送信する。 - 特許庁

Each processor updates its exclusive sector within all of the PCRs using communication over a specialized bus, makes all other processors to be able to quickly see the change within the PCR data and bypasses a cache subsystem.例文帳に追加

各プロセッサは、特殊化されたバスを介する通信を利用するすべてのＰＣＲ内のその排他的なセクタを更新し、他のすべてのプロセッサがＰＣＲデータ内の変更を即座に見られるようにし、キャッシュ・サブシステムを迂回する。 - 特許庁

An interface circuit 10 receives first data EN for controlling ON and OFF of the power supply circuit 30 and second data ADJ for instructing a set value of the output voltage of the power supply circuit 30 from an external processor 110 via a bus 112.例文帳に追加

インタフェース回路１０は、電源回路３０のオン、オフを制御する第１データＥＮと、電源回路３０の出力電圧の設定値を指示する第２データＡＤＪを、外部プロセッサ１１０からバス１１２を介して受信する。 - 特許庁

To provide a bus extension input/output adapter control system for data processor, with which an input/output device can be extended without changing an existent data processor having only one input/output interface slot and throughput pressure caused by the extension of the input/output device can be suppressed to a minimum when connecting plural input/output devices to the existent device.例文帳に追加

１つの入出力インタフェーススロットしかない既設のデータ処理装置に複数の入出力装置を接続する場合に、既存装置を変更することなく入出力装置を増設でき、且つ、入出力装置の増設による処理能力圧迫を最小限に抑えるデータ処理装置のバス拡張入出力アダプタ制御方式を提供する。 - 特許庁

Provided are an apparatus and associated method that executes a storage transaction relative to a network I/O command by using an ASIC having an interconnect selectively coupling a plurality of dedicated purpose function controllers in the ASIC to a policy processor, via a list manager in the ASIC communicating on a peripheral device bus to which the policy processor is connected.例文帳に追加

ＡＳＩＣ内の複数の専用目的機能コントローラをポリシー・プロセッサが接続される周辺装置バス上で通信するＡＳＩＣ内のリスト・マネージャを介してポリシー・プロセッサに選択的に結合するインターコネクトを有するＡＳＩＣを利用してネットワークＩ／Ｏコマンドに関連する記憶トランザクションを実施する装置および関連する方法が提供される。 - 特許庁

Relating to a distributed memory type information processor, presentation memory modules 14-1 and 14-3 supplies elements sorted inside their own memory modules, together with order numbers via a bus 24 divided by a switch 30 or the like to judgment memory modules 14-2 and 14-4.例文帳に追加

分散メモリ型の情報処理装置において、提示メモリモジュール14−1、14−3が自己のメモリモジュール内でソートされた要素を順位番号とともに、スイッチ３０などにより分割されたバス２４を介して、判定メモリモジュール14−2、14−4に与える。 - 特許庁

To provide an image processor for executing image processing to received print data, and for outputting the processed data to a print engine capable of preventing the deterioration of image quality without increasing the load of a bus in the device.例文帳に追加

受信した印刷データに画像処理を施して、処理後のデータを印刷エンジンに出力する画像処理装置であって、当該装置内のバスの負荷を増大させることなく画質の劣化防止を図ることのできる画像処理装置を提供する。 - 特許庁

To provide an image processor that can reduce a transfer quantity of image data of a data bus and a storage capacity of a frame memory or a storage capacity of an auxiliary storage device required to store the image data.例文帳に追加

データバスにおける画像データの転送量を減少させ、さらに、その画像データを格納させるために必要なフレーム・メモリーの記憶容量または補助記憶装置の記憶容量を減少させることができる画像処理装置を提供すること。 - 特許庁

To provide a stream data communication device for improving efficiency in the consumption of a bus band and that of the processing load of a processor, by performing transmission/reception without generating data copy accompanying a checksum calculation between an application program and a protocol stack.例文帳に追加

アプリケーションプログラムとプロトコルスタックの間のチェックサム計算を伴うデータコピーを発生させずに送受信することで、バス帯域の消費の効率化、及びプロセッサの処理負荷の消費の効率化を達成するストリームデータ通信装置を提供する。 - 特許庁

On the occurrence of a bus reset due to a change in number of nodes connected to a network in a step S1, this information processor reads a node unique ID of each node in a step S3, and generates an HTML document on the basis of the read node unique ID in a step S4.例文帳に追加

ステップＳ１において、ネットワークに接続されているノード数が変化することにより、バスリセットが発生した場合、ステップＳ３において、各ノードのノードユニークIDを読み出し、ステップＳ４において、読み出したノードユニークIDを基に、HTMLドキュメントを作成する。 - 特許庁

Additionally, the voltage sensor of the battery and a current sensor are provided as the monitor of the battery, and the processor is provided which receives a signal for indicating the operation of the electronic component of a vehicle from a data bus, and compares a measurement parameter with a history one for identifying the exchange of the battery.例文帳に追加

またバッテリの監視装置として，バッテリの電圧センサと電流センサをもち、車両の電気部品の動作を示す信号をデータバスから受け取り，測定パラメータと履歴パラメータとを比較しバッテリの交換を識別するプロセッサーを備える。 - 特許庁

To provide an apparatus for stream data communication, which achieves efficient consumption of a bus band and a processing load of a processor, by transmitting and receiving data without generating data copies involving check sum calculation between an application program and a protocol stack.例文帳に追加

アプリケーションプログラムとプロトコルスタックの間のチェックサム計算を伴うデータコピーを発生させずに送受信することで、バス帯域の消費の効率化、及びプロセッサの処理負荷の消費の効率化を達成するストリームデータ通信装置を提供する。 - 特許庁

To reliably process display data and to secure the display performance even when there is a delay in reading data from an external memory outside the processor, such as when the traffic is large on the data bus.例文帳に追加

例えばデータバスのトラフィックがあがった場合など、プロセッサ外部の外部メモリからのデータ読み込みが間に合わなくなる虞がある状況であっても、表示データ処理を確実にできるようにし、表示性能を確保することができるようにする。 - 特許庁

This data processor is provided with an ADT8e for adding an offset value to an address outputted by an I/O adaptor 4, and for calculating a virtual storage address and a translation look-aside buffer(TLB) 8b for converting the virtual storage address into a physical address, and accessing is made through a host bus 3 to a main storage device 2.例文帳に追加

Ｉ／Ｏアダプタ４-1が出力したアドレスにオフセット値を加算し仮想記憶アドレスを計算するＡＤＴ８ｅと、その仮想記憶アドレスを物理アドレスへの変換するＴＬＢ８ｂを備え、３を介して主記憶装置２をアクセスする。 - 特許庁

This software management device (a tag reader) includes one or more tag reader cells, the tag reader cell connected to an internal bus 110 of the information processor operates as a master cell 1010, and the tag reader cells except it operate as slave cells (1102-1104).例文帳に追加

ソフトウェア管理装置（タグリーダ）は１つ以上のタグリーダセルから構成されており、情報処理装置の内部バス１１０に接続しているタグリーダセルはマスターセル１０１０として、それ以外のタグリーダセルはスレーブセル（１１０２〜１１０４）として動作する。 - 特許庁

A network interface 11 that can operate while an information processor 1 is in a standby state is connected to a standard time acquisition function part 12 by a bus B2 such as an SMBus, whereby the standard time Ts is acquired from an NTP server 2 in advance.例文帳に追加

情報処理装置１のスタンバイ状態で動作可能なネットワークインターフェース１１と標準時刻取得機能部１２とをＳＭＢｕｓ等のバスＢ２で接続することにより、予めＮＴＰサーバ２より標準時刻Ｔｓを取得しておく。 - 特許庁

When response data from a main storage part 5 is received via a system bus 41, the response data is supplied to the processor 4, reception of the response data is notified to the read pending flag 3 by a data transmitting part 20 and the lead pending flag 3 is set as 'zero'.例文帳に追加

データ送出部２０はシステムバス４１を介して主記憶５からのレスポンスデータを受信すると、プロセッサ４にレスポンスデータを供給するとともに、レスポンスデータの受信をリードペンディングフラグ３に通知し、リードペンディングフラグ３は”０”にセットされる。 - 特許庁

This image processor for storing inputted image information in a page memory 12 to transfer it to an input part 13 via the shared bus 14 is provided with a compressing part 15 for compressing the image information to generate compressed data and an expansion part 18 for expanding the compressed data to generated expanded data and transfers the compressed data to the part 18 via the bus 14.例文帳に追加

入力した画像情報をページメモリ１２に蓄積し、共有バス１４を介して出力部１３に転送する画像処理装置において、画像情報を圧縮し、圧縮データを生成する圧縮部１５と、圧縮データを伸長し、伸長データを生成する伸長部１８と、を備え、共有バス１４を介して圧縮データを伸長部１８へ転送する。 - 特許庁

On receiving the broadcast memory access request, the system controller of another node outputs the cache state included in the tag information corresponding to the space x to the system bus, gives a request to its follower processor or memory for a necessary process based on the state of the cache existing on the system bus and returns a response to the system controller of a master after the requested process is over.例文帳に追加

ブロードキャストされたメモリ・アクセス要求を受け取った他のノードのシステム・コントローラは、メモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力し、次いでシステム・バス上のキャッシュの状態を参照して配下のプロセッサ又はメモリに対して必要な処理を要求し、要求した処理が終了した後にマスタのシステム・コントローラに対して応答を返す。 - 特許庁

This dynamic reconfiguration device has: a processer element having a bit slice structure to set wiring connection in a configuration circuit by bit, and reconfiguring the processor processing a signal with the designated arbitrary bit width; an external bus connecting input/output signals between the processer elements outside the processer element; and a crossbar switch dynamically changing connection between an intersection of the external bus and an input/output signal line of the processer element.例文帳に追加

構成回路をビット単位で配線接続を設定できるビットスライス構造を有し、指定された任意のビット幅で信号処理するプロセッサを再構成するプロセッサエレメントと、プロセッサエレメントの外部でプロセッサエレメント間の入出力信号を接続する外部バスと、プロセッサエレメントの入出力信号線と外部バスの交差点の接続を動的に変更するクロスバースイッチとを備えた。 - 特許庁

This signal processor is provided with interface module groups 19-31 corresponding to plural signals, a control module 8 and processing module groups 9b-16b, and memory module groups 9a-19a, and each module is connected through plural independent buses 6, 7, 17, and 18 including a high speed data bus.例文帳に追加

複数の信号に対応したインターフェースモジュール群１９〜３１と、制御モジュール８および処理モジュール群９ｂ〜１６ｂと、メモリモジュール群９ａ〜１９ａとを設け、各モジュールを、高速データバスを含んだ独立した複数のバス６，７，１７，１８により接続する。 - 特許庁

This network printer 111, which is connected to host computers 101, 102 and 103 via the network 107, comprises a central processor 112, a storage part 113, and a network part 114, which are connected to one another via an internal bus 115.例文帳に追加

ネットワーク印刷装置１１１は、ネットワーク１０７を介してホストコンピュータ１０１，１０２，１０３と接続され、ネットワーク印刷装置１１１は、内部バス１１５を介して互いに接続された中央処理装置１１２、記憶部１１３、及びネットワーク部１１４を備える。 - 特許庁

To quickly and highly accurately execute input/output between input simulation and an external model through an interruption, a bus, or the like at a cycle level in a simulation model of a processor which is provided with a plurality of instruction sets for executing a program by three and more pipeline stages.例文帳に追加

プログラムを３段以上のパイプラインステージにより実行する複数の命令セットを備えたプロセッサのシミュレーションモデルにおいて、命令シミュレーションと割り込みやバスなどを介した外部モデルとの入出力をサイクルレベルで高速かつ高精度に実行する。 - 特許庁

This signal processor can constitute a network by being connected to the plural pieces of the external equipment, and in the operation standby state of the device, in the case of detecting connection with the external equipment at least, the shutdown of a power source is controlled and the bus reset of the network is limited.例文帳に追加

複数の外部機器と接続してネットワークを構成し得る信号処理装置であって、装置の作動待機状態において、少なくとも外部機器との接続が検出された場合には電源のシャットダウンを規制し、ネットワークのバスリセットが制限される。 - 特許庁

The AV remote controller 31 generates a predetermined control signal on the basis of a set adjustment item, its adjustment value and the number of the channel supplied from the monitor selector 21 and outputs the generated control signal to a processor control network system (PCNS) control device 32 via a PCNS bus 30.例文帳に追加

ＡＶリモートコントローラ３１は、設定された調整項目とその調整値、およびモニタセレクタ２１から供給されるチャンネルの番号に基づいて、所定の制御信号を生成し、ＰＣＮＳバス３０を介して、ＰＣＮＳ制御装置３２に出力する。 - 特許庁

The secure assist 80 has a public key system processing function and an authentication processing function, receives an issue command of a program executed by a processor core 10 through a public IF, and performs settings/control of the secure pipe 60 and the secure DMA 70 through the secure bus 90.例文帳に追加

セキュアアシスト８０は、公開鍵系処理機能と認証処理機能を備え、プロセッサコア１０により実行されるプログラムの発行コマンドを公開ＩＦ経由で受け取り、セキュアバス９０を介してセキュアパイプ６０及びセキュアＤＭＡ７０の設定／制御を行う。 - 特許庁

A trace memory 18 capable of tracing all bus cycles and a FIFO buffer memory 19 for external trace memory are embedded in an emulation chip 1 with a processor 11, data to be stored in an external trace memory 7 is stored in the buffer memory 19 due to an asynchronously generated event.例文帳に追加

プロセッサ１１を備えるエバチップ１内に、、全バスサイクルをトレース可能なトレースメモリ１８と外部トレースメモリ用ＦＩＦＯバッファメモリ１９を内蔵し、非同期的に発生するイベントにより、外部トレースメモリ７へ格納するデータをバッファメモリ１９に格納する。 - 特許庁

To provide a communication protocol processing circuit capable of high-speed communication, reducing the processing load on a communication terminal processor and the access load on a shared bus, and attaining lower cost and lower power consumption, and to provide a communication protocol processing method and a communication terminal.例文帳に追加

高速な通信を可能とし、通信端末のプロセッサの処理負荷や共有バスのアクセス負荷の低減、および低コスト化、低消費電力化を可能とする通信プロトコル処理回路及び通信プロトコル処理方法ならびに通信端末を提供する。 - 特許庁