「processor bus」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

A bus controller 30 is equipped with a processor bus 2 for connecting a processor 1, a memory bus 12 for connecting a memory, a common bus 4 for connecting plural processors 1 to each other, and circuits 31 to 40 which allow respective processors 1 to share the spaces of memories 13 connected to the memory buses 12 of respective bus controllers 30 when plural processors 1 are connected through the common bus 4.例文帳に追加

バス制御装置３０は、プロセッサ１を接続するためのプロセッサバス２と、メモリを接続するためのメモリバス１２と、複数のプロセッサ１を相互に接続する共通バス４と、複数のプロセッサ１が共通バス４を介して接続されたときプロセッサ１夫々がバス制御装置３０夫々のメモリバス１２に接続されたメモリ３の空間を共有するための回路３１〜４０とを具備する。 - 特許庁

An interface means 119 for enabling connection with the other data processor 100 is provided in one data processor 101, and a function of enabling connection with the other data processor as a bus master is provided in an internal bus 108 in one data processor to allow the other data processor to directly operate a peripheral function, memory-mapped in the internal bus, from the outside via the interface means.例文帳に追加

一のデータプロセッサ１０１に他のデータプロセッサ１００との接続を可能にするためのインタフェース手段１１９を設け、このインタフェース手段に、一のデータプロセッサ内の内部バス１０８に他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにする。 - 特許庁

One data processor 101 includes an interface means 119 for allowing to be connectable to another data processor 100, wherein the interface means includes a function enabling connecting another data processor as a bus master to an internal bus 108 in one data processor, and a peripheral function memory-mapped to the internal bus is constituted to be directly operated from the outside via the interface means, by another data processor.例文帳に追加

一のデータプロセッサ１０１に他のデータプロセッサ１００との接続を可能にするためのインタフェース手段１１９を設け、このインタフェース手段に、一のデータプロセッサ内の内部バス１０８に他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにする。 - 特許庁

A bus interface device is provided with an access arbitration circuit for arbitrating the operation of an I/O bus interface circuit to which a processor unit is connected and the operation of an I/O bus interface circuit to which an external terminal is connected, so that data do not collide with each other on the I/O bus.例文帳に追加

プロセッサユニットが接続されるＩＯバスインターフェイス回路と外部ターミナルが接続されるＩＯバスインターフェイス回路の動作を調停するアクセス調停回路を設け、ＩＯバス上でデータが衝突しないようにした。 - 特許庁

To provide a bus controller, a bus control program and a recording medium, for arbitrating a bus use right suitable for processing executed in each bus master without largely affecting processing efficiency of a processor.例文帳に追加

プロセッサの処理効率に対して大きな影響を及ぼさずに、個々のバスマスタにおいて実行される処理に適したバス使用権の調停を行うことができるバス制御装置、バス制御プログラム及び記録媒体を提供する。 - 特許庁

To provide a information processor and a bus system which can guarantee that all nodes are given the right to use a bus within a prescribed period and improve the performance of the bus system and the use efficiency of the bus.例文帳に追加

全てのノードそれぞれに対して所定期間内にバス使用権を与えることを保証するとともにバスシステムのパフォーマンスおよびバスの使用効率を向上させることが可能な情報処理装置およびバスシステムを提供する。 - 特許庁

This communication protocol processor is provided with a protocol-processing processor block 12 which performs communication protocol processing independently, and its internal bus 17 and a system bus 4 are switched, which enables it to easily change the application program.例文帳に追加

独立して通信プロトコル処理を行うプロトコル処理プロセッサブロック１２を設け、その内部バス１７とシステムバス４とを切り替えることで、アプロケーションプログラムを容易に変更するとことを可能とした。 - 特許庁

A control bus that mainly transfers control signals between a main processor and each component element is separated from a data bus that chiefly transfers transmit/receive data between a processor unit including subprocessors and an external interface.例文帳に追加

メインプロセッサと各構成要素の間で主に制御信号を転送する制御バスと、サブプロセッサを含むプロセッサユニットと外部インタフェースの間で主に送受信データを転送するデータバスを分離する。 - 特許庁

To provide an information processor which has a plurality of CPUs each connected to a bus via bus bridges, and includes a bus arbiter for arbitrating data transmission/reception of the bus bridges using the bus, while allowing addition and change of CPUs without significantly changing the design.例文帳に追加

複数のＣＰＵがそれぞれバスブリッジを介してバスに接続され、そのバスを用いた上記各バスブリッジのデータ送受信を調停するバスアービタを備えた情報処理装置において、ＣＰＵの追加や変更がなされる場合でも、大幅な設計変更を不要とすること。 - 特許庁

This image processor is provided with two bus connecting means whose communicating speeds are different, and one bus connecting means is configured as a first bus connecting means to be connected to a main control part, and the other bus connecting means is configured as a second bus connecting means for bi-directionally connecting the main control part with a plurality of data processing parts.例文帳に追加

通信速度の異なる２つのバス接続手段を有し、一方のバス接続手段は、主制御部に接続される第１のバス接続手段であり、他方のバス接続手段は、主制御部と複数のデータ処理部とを双方向に接続する第２のバス接続手段である。 - 特許庁

A processor 12A transmits all processors stop command information to processors 12B and 12C through a system bus 14, when the processor 12A tries to perform an instruction that has to synchronize the processor 12B with the processor 12C.例文帳に追加

プロセッサ１２Ａでプロセッサ１２Ｂ，１２Ｃとの間で同期を取る必要がある命令を実行しょうとするとき、システムバス１４を介してプロセッサ１２Ｂ，１２Ｃに対して全プロセッサ停止指令情報を送信する。 - 特許庁

To perform a response for held data return to a processor and an invalidation processing of the other processor without increasing the traffic of a bus.例文帳に追加

バスのトラフィックを増大させることなく、保留しているプロセッサへのデータ返送の為の応答と他プロセッサへの無効化処理を行うこと。 - 特許庁

To provide a communication processor internal bus arbitration system for eliminating a failure relating to transmission and reception buffers in a communication processor.例文帳に追加

通信プロセッサにおいて、送受信バッファに関連した不具合を解決する通信プロセッサ内部バス調停方式を提供することである。 - 特許庁

A physical layer circuit 31 receives data transmitted by another information processor through a serial bus and further transmits them to the other information processor.例文帳に追加

物理層回路３１は、シリアルバスを介して、他の情報処理装置が送信したデータを受信し、更に他の情報処理装置に送信する。 - 特許庁

A CPU 2, a memory 3 and a second DMAC 5 are connected to the main bus MB, and a disk drive 6, an I/O processor 7 and a security module 9 are connected to the sub-bus SB.例文帳に追加

メインバスＭＢには、ＣＰＵ２、メモリ３、第２ＤＭＡＣ５が、サブバスＳＢには、ディスクドライブ６、Ｉ／Ｏプロセッサ７、セキュリティモジュール９が接続される。 - 特許庁

To design a processor chip so as to be provided with a unidirectional input/output bus or a bi-directional input/output bus to be optionally selected.例文帳に追加

任意選択の単一方向入出力バスまたは両方向入出力バスを有するようにプロセッサ・チップを設計することができるようにする。 - 特許庁

The CPU module 301 is provided with a control processor 312 connected to a common bus interface 311 connected to the common bus 303 and a storage part 313.例文帳に追加

ＣＰＵモジュール３０１は、共通バス３０３に接続された共通バスインタフェース３１１と記憶部３１３とに接続された制御プロセッサ３１２を有する。 - 特許庁

This processor system comprises a processing part having an internal memory, an external memory, and a bus controller which controls a bus to which the processing part and the external memory are connected.例文帳に追加

プロセッサシステムは、内部メモリを有する処理部と、外部メモリと、処理部及び外部メモリが接続されたバスを制御するバスコントローラとを備える。 - 特許庁

A control circuit (200) is connected to an internal bus (180), controls operation of the array type processor unit (300) and transmits/receives the data via the internal bus (180).例文帳に追加

制御回路（２００）は、内部バス（１８０）に接続され、アレイ型プロセッサ部（３００）の動作を制御し、内部バス（１８０）を介してデータを授受する。 - 特許庁

To provide an image processor for monitoring the occupancy rate of a two-way bus such as a PCI bus to thereby easily select proper processing.例文帳に追加

本発明は、ＰＣＩバス等の双方向バスの占有率を監視して適切な処理の選択を容易に行うことのできる画像処理装置に関する。 - 特許庁

Outside of the processor 1, a common bus 92 composed of a bundle of serial communication lines connected to each of the other processors 1 through the common bus IF 14 is provided.例文帳に追加

プロセッサ１の外部に、共通バスＩＦ１４を介して他プロセッサ１毎に接続されたシリアル通信線の束から成る共通バス９２を備える。 - 特許庁

Thus, the states of the SCSI bus and the processor bus until the abnormality is generated can be left in a trace memory part without being overwritten.例文帳に追加

これによりトレースメモリ部には、異常が発生するまでのＳＣＳＩバスおよびプロセッサバスの状態を上書きされることなく、残しておくことができる。 - 特許庁

The computer system includes a host processor 16 connected to a memory sub-system 10 through a 1st bus system, a controller and a 2nd bus system.例文帳に追加

本発明を組み込んだ計算機システムは、第１のバス・システム、コントローラ装置および第２のバス・システムを介してメモリ・サブシステムに結合されたホスト・プロセッサを含む。 - 特許庁

Then, until the processor 11 releases the exclusive right of use, a retry reply is initiated through the memory bus 17 for a processor, except the processor 11, that gets access to the shared memory 11.例文帳に追加

その後、プロセッサ１１が排他使用権を解放するまでプロセッサ１１以外の共有メモリ１５にアクセスするプロセッサに対してメモリバス１７を介してリトライ応答を開始する。 - 特許庁

An instruction port 12 of a processor 1 and an instruction port 13 of a processor 2 are connected with the two ports of a multi-port memory 3 so that a bus port exclusive for each processor can be obtained.例文帳に追加

プロセッサ１のインストラクション・ポート１２とプロセッサ２のインストラクション・ポート１３を、マルチポート・メモリ３の２つのポートに接続することで、各々のプロセッサ専有のバス・ポートとすることができる。 - 特許庁

The processing unit of an intermediate hierarchy in a hierarchical shared bus multi-processor system is provided with a processor having a programmable ability being equal to that of a normal processor, an instruction memory and a data memory.例文帳に追加

階層型共有バスマルチプロセッサシステムの中間階層の処理ユニットは、通常のプロセッサと同等のプログラマブル能力を持つプロセッサと、命令メモリと、データメモリを備えている。 - 特許庁

Furthermore, the building block can also include an external control bus (728) connected to the processor and an external control bus connector (730) enables direct access to the external control bus from the outside of the multi-function slice.例文帳に追加

また、構築ブロックは、プロセッサに接続された外部制御バス（７２８）も含むことができ、外部制御バス・コネクタ（７３０）は、多機能スライスの外側から外部制御バスへの直接アクセスを可能にする。 - 特許庁

In the interface 20, an interface circuit 23 outputs a bus use request signal BSAK corresponding to an access request to a system bus from the processor 10 and receives a bus use permission signal BSAW.例文帳に追加

インタフェース２０においては、インタフェース回路２３は、プロセッサ１０からのシステムバスへのアクセス要求に応じてバス使用要求信号ＢＳＡＫを出力し、バス使用許可信号ＢＳＡＷを受ける。 - 特許庁

This invention may be applied to a data processor such as a CPU, DSP and a filter or a bus.例文帳に追加

本発明は、ＣＰＵ、ＤＳＰ、および、フィルタ等のデータ処理装置、またはバスに適応可能である。 - 特許庁

To further reduce the power consumption of an information processor installed with a USB (universal serial bus) peripheral device.例文帳に追加

USB周辺装置が装着された情報処理装置の省電力を図ることができるようにする。 - 特許庁

The processor system further comprises direct memory access controllers 306-1 to 306-m connected to the system bus line 305.例文帳に追加

システムバスライン３０５に接続されるダイレクトメモリアクセスコントローラ３０６−１〜３０６−ｍを更に備える。 - 特許庁

METHOD FOR UPDATING EEPROM-RESIDENT FPGA CODE THROUGH SYSTEM MANAGEMENT PROCESSOR AND JTAG BUS例文帳に追加

システム管理プロセッサおよびＪＴＡＧバスを介してＥＥＰＲＯＭのＦＰＧＡコードを更新する方法 - 特許庁

An HDMI receiver/transmitter circuit is coupled to a main processor via an internal bus.例文帳に追加

一実施形態では、ＨＤＭＩ受信機／送信機回路は、内部バスを通じて主プロセッサに結合される。 - 特許庁

The image processor 105 supplies an interrupting request to a bus bridge 104 each time each stream ends.例文帳に追加

画像処理プロセッサ１０５は、各ストリームが終わる毎に、バスブリッジ１０４へ割り込み要求を供給する。 - 特許庁

An ASIC 8 of an image processor 3 of a printer 1 is provided with 1st-4th bus interfaces 21-24.例文帳に追加

プリンタ１の画像処理装置３のＡＳＩＣ８は、第１〜第４のバスインターフェース２１〜２４を備えている。 - 特許庁

A cache flash device 100 sends a read request concerning modified data only to a processor bus 10.例文帳に追加

キャッシュフラッシュ装置１００は、モディファイドデータについてのリード要求をプロセッサバス１０だけに対して送る。 - 特許庁

There is provided an information processor in which a CPU 10 and an audio processing unit 20 are coupled by a bus.例文帳に追加

ＣＰＵ１０とオーディオ処理ユニット２０とがバスで結合された情報処理装置を提供する。 - 特許庁

METHOD FOR HIERARCHICAL BUFFER SYSTEM TO SHARED DATA BUS, INTEGRATED CIRCUIT DEVICE, AND PROCESSOR DEVICE例文帳に追加

共用データ・バスに対する階層的バッファ・システムのための方法、集積回路デバイス、およびプロセッサ・デバイス - 特許庁

An address packet switching unit 41 fetches the latest data on the transfer bus B1, and transfer the latest data to a processor 11.例文帳に追加

アドレス・パケット交換機４１は、転送バスＢ１上の最新データを取り込み、プロセッサ１１に渡す。 - 特許庁

A data bus 4 connects the processor 2 to the exclusive function units U0-U3 through a main data memory 1.例文帳に追加

データバス４は主データメモリ１を介してプロセッサ２と専用機能ユニットＵ０〜Ｕ３とを連結する。 - 特許庁

The decompression device 15 decompresses the data, when the compressed program is determined, and transmits the decompressed data to the processor 1 through the processor bus 12.例文帳に追加

解凍装置１５は、圧縮されたプログラムであると判断すると、データを解凍して、解凍したデータをプロセッサバス１２を通じてプロセッサ１に送る。 - 特許庁

To provide a processor unit and a data processor which have a structure incapable of reading codes and data, which are unwilling to disclose, through an external bus .例文帳に追加

本発明は、公開したくないコードやデータについて外部バスを通して読み出せない構造を有するプロセッサユニット及びデータ処理装置を提供する。 - 特許庁

The data processor is equipped with an image processing processor 51, a DMA controller 52, a bus interconnection 53, a local memory 54, a main memory controller 55, a main memory 56, and a minimum/maximum calculation section 131.例文帳に追加

データ処理装置は、画像処理プロセッサ51、DMAコントローラ52、バスインターコネクション53、ローカルメモリ54、メインメモリコントローラ55、メインメモリ56、最小値・最大値計算部131を備える。 - 特許庁

Each of three I/O devices 31 for transmitting/receiving data/bus signals to/from a processor 1 is provided with a test part 301 and the processor 1 is provided with an inspection part 10.例文帳に追加

プロセッサ１とデータ・バス信号を授受する３つの入出力装置３１，３２，３３のそれぞれに試験部３０１、プロセッサ１に検査部１０を設ける。 - 特許庁

Thus, since the image processor preferentially has the use of the bus, the efficiency of access from the image processor to the memory can be improved.例文帳に追加

これによれば、画像処理装置がバスの使用権を優先的に有するので、、画像処理装置からのメモリへのアクセス効率を、高くすることができる。 - 特許庁