「processor bus」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The I/O modules 302a-302c are respectively provided with a control processor 322 connected to a common bus interface 321 connected to the common bus 303 and a storage part 323, and the control processor 322 is connected to an external I/O interface 324 connected to a real I/O 304.例文帳に追加

Ｉ／Ｏモジュール３０２ａ〜３０２ｃは、共通バス３０３に接続された共通バスインタフェース３２１と記憶部３２３とに接続された制御プロセッサ３２２を有し、制御プロセッサ３２２を、実Ｉ／Ｏ３０４に接続された外部Ｉ／Ｏインタフェース３２４に接続した。 - 特許庁

When data from the data register 71 of the processor element PEn+1 are read out, a bus control circuit 44 prohibits precharge of a register selection data bus 501, if the data stored in the data register 71 of the processor element PEn+1 are matched with the data stored in the data register 71 of the processor element PEn, based on the precharge control data of the control register 81 of the processor element PEn.例文帳に追加

バス制御回路４４は、プロセッサエレメントＰＥｎ＋１のデータレジスタ７１からデータを読み出すとき、プロセッサエレメントＰＥｎの制御データレジスタ８１のプリチャージ制御データに基づいて、プロセッサエレメントＰＥｎ＋１のデータレジスタ７１に格納されたデータが、プロセッサエレメントＰＥｎのデータレジスタ７１に格納されたデータと一致するときは、レジスタ選択データバス５０１のプリチャージを抑止する。 - 特許庁

This SCSI bus controller is provided with a plurality of SCSI bus interfaces, a SCSI controller connected to the plurality of SCSI bus interfaces and a processor for controlling the operation of the relevant controller and a diagnostic operation control means for virtually transferring data between the SCSI bus controllers connected to the relevant connected SCSI bus interfaces by mutually connecting at least two SCSI bus interfaces among the plurality of SCSI bus interfaces.例文帳に追加

本発明のＳＣＳＩバス制御装置は、複数のＳＣＳＩバスインターフェースと、前記複数のＳＣＳＩバスインターフェースに接続したＳＣＳＩコントローラと、当該コントローラの動作を制御するプロセッサとを具え、前記複数のＳＣＳＩバスインターフェースのうちの少なくとも二つのＳＣＳＩバスインターフェースを互いに接続して、当該接続したＳＣＳＩバスインターフェースに接続されている前記ＳＣＳＩコントローラ間で仮想的にデータ転送を行う診断動作制御手段を設けた。 - 特許庁

This communication control data processor is provided with input/output units 10a and 10b for transmitting and receiving data, control units 11a and 11b for processing the data and a common bus unit 18 provided with a common bus 1.例文帳に追加

通信制御データ処理装置は、データを送受信する入出力ユニット１０ａ〜１０ｂ、データを処理する制御ユニット１１ａ〜１１ｂ、並びに、共通バス１を含む共通バスユニット１８を備える。 - 特許庁

A processor has a CPU 1 for executing the command, a memory 2 for storing information, a BIU 3 for starting a read bus cycle, a write bus cycle, and a dummy bus cycle of none of these for the memory with the memory, and an RMWU 10 between the CPU 1 and the BIU 3.例文帳に追加

プロセッサは、命令を実行するＣＰＵ１と、情報を記憶するメモリ２と、メモリとの間でメモリに対してリードバスサイクル、ライトバスサイクル、その何れでもないダミーバスサイクルを起動するＢＩＵ３と、ＣＰＵ１とＢＩＵ３との間のＲＭＷＵ１０とを備える。 - 特許庁

In the image processor, when accessing the register inside each image processing block in an image processing chip, a bus to be used for transferring a command packet sent from the CPU within the image processing chip and within each image processing block can be automatically switched between a command bus 2109 and a data bus 2107.例文帳に追加

画像処理チップ内の各画像処理ブロック内のレジスタへのアクセス時にCPUから送信されるコマンドパケットを該画像処理チップ内及び画像処理ブロック内でコマンドバス乃至データバスのどちらを使用して転送するかを自動的に切り替える構成とする。 - 特許庁

The congestion of a primary processor bus is evaded by data flow using server memory management for multi-tasking and a shared memory of many processors.例文帳に追加

マルチタスキング用のサーバ・メモリ管理および多数のプロセッサの共有メモリを用いたデータ・フローにより、一次プロセッサ・バスの輻輳を回避する。 - 特許庁

To provide an image processor capable of a distortion correction process without increasing the amount of data transfer by a bus and a memory capacity.例文帳に追加

バスのデータ転送量やメモリ容量を増大させることなく歪補正処理を行うことができる画像処理装置を提供する。 - 特許庁

Four read requests of respective CMYK colors are serially issued from an image processor 3 to an image memory access control part 21 through a PCI Express serial bus 20.例文帳に追加

画像処理装置３からPCI Expressシリアルバス20を介して画像メモリアクセス制御部21に、CMYK各色の４回のリードリクエストを連続して発行する。 - 特許庁

To suppress the decline of the efficiency of data transfer of a data processor for performing data communication by using a serial bus based on an IEEE1394 standard.例文帳に追加

IEEE１３９４規格準拠のシリアルバスを用いてデータ通信を行うデータ処理装置の、データ転送の効率の低下を抑止する。 - 特許庁

To provide an image processor capable of performing distortion compensation processing without increasing a data transfer amount and memory capacity of a bus.例文帳に追加

バスのデータ転送量やメモリ容量を増大させることなく歪補正処理を行うことができる画像処理装置を提供する。 - 特許庁

To efficiently and simply control a memory access by improving bus bandwidth of a memory without impairing the performance of a processor or a DMA controller.例文帳に追加

プロセッサやＤＭＡコントローラの性能を損なわずに、メモリのバスバンド幅を向上させて、効率的なメモリアクセスを簡単な制御で行う。 - 特許庁

A plurality of image memories 51 to 54 and a plurality of cores 31 to 34 in a multi-core processor 21 are made to correspond through a bus 25 one to one.例文帳に追加

複数の画像メモリ５１〜５４と、マルチコアプロセッサ２１内の複数のコア３１〜３４とを、バス２５を介して１対１に対応させる。 - 特許庁

The computer 10 by this data processor is provided with an overlay memory 23 connected through an overlay memory controller 24 to a high-speed bus 14.例文帳に追加

本発明によるコンピュータ１０は、オーバレイ・メモリ・コントローラ２４を介して高速バス１４に接続されたオーバレイ・メモリ２３を備える。 - 特許庁

Power consumption is controlled by reducing the operation rate of the bus 88 or the RAM(Random Access Memory) 86 of a cable modem device 80, and the micro processor 90.例文帳に追加

ケーブルモデム装置８０のバス８８やＲＡＭ８６及びマイクロプロセッサ９０の動作率を低下させて消費電力を抑制する。 - 特許庁

An integrated circuit 2 is provided with a data source 6 in the form of a processor connected via a bus interconnect 16 to a trace output device 8.例文帳に追加

集積回路２は、バス相互接続１６を経由して、トレース出力デバイス８へ接続される、データソース６としてのプロセッサを備える。 - 特許庁

To shut off power supply to a bus bridge to reduce power consumption when bringing an information processor into a power-saving state.例文帳に追加

情報処理装置を省電力状態とする場合にバスブリッジへの電力供給を遮断して消費電力を低減する。 - 特許庁

A processor 21 sends video data to either one of the first and second interfaces 202, 204 through a dual port bus 206.例文帳に追加

プロセッサー２１はデュアルポートバス２０６を介して、第１のインターフェース２０２あるいは第２のインターフェース２０４のいずれかへビデオデータを送る。 - 特許庁

The CPU 210 of a computer 200 transmits a start password through a bus 280 to the processor 110 of a software managing device 100.例文帳に追加

コンピュータ２００のＣＰＵ２１０は、バス２８０を介してソフトウェア管理装置１００のプロセッサ１１０に対して、起動用パスワードを送る。 - 特許庁

The processor is provided with: a decision circuit (131) for deciding whether or not the processor is in a secure state without observation from outside when a module (150) requiring security and an internal bus (160) capable of accessing the module are included; and a bus access shielding circuit (151) for separating the module from the internal bus on the basis of the decision result of the decision circuit.例文帳に追加

機密性が要求されるモジュール（１５０）と、上記モジュールへのアクセスを可能とする内部バスと（１６０）を含むとき、外部からの観測を受けないセキュア状態であるか否かを判定する判定回路（１３１）と、上記判定回路の判定結果に基づいて、上記モジュールを上記内部バスから切り離すためのバスアクセス遮断回路（１５１）とを設ける。 - 特許庁

The work queuing device has a communication processor node, which receives the work request and broadcasts the work request to mutually connected work processor nodes connected to the communication processor node through, for example, a common bus network.例文帳に追加

ワークキューイング装置は通信プロセッサノードを有し、該通信プロセッサノードはワークリクエストを受信し、該通信プロセッサノードに接続され、かつ相互接続された複数のワークプロセッサノードに対し、例えばコモンバスネットワークを介して該ワークリクエストの同報通信を行う。 - 特許庁

When the second processor executes an instruction associated with the bus access, the memory management mechanism of the second processor stops the access, requests exception handling, and waits until receiving an arbitration end notification by a second signal from the first processor.例文帳に追加

第２のプロセッサがバスアクセスを伴う命令を実行したときは、当該第２のプロセッサのメモリ管理機構が当該アクセスを中止し、例外処理を要求して、第１のプロセッサから第２の信号によって調停終了通知を受信するまで待機する。 - 特許庁

The central processor 40 issues a reading request through an address bus 400 to the interruption control circuit 30, and the interruption control circuit 30 which receives the request outputs the content of the register in the interruption control circuit 30 through a data bus 410 to the central processor 40.例文帳に追加

中央プロセッサ４０は、割り込み制御回路３０に対しアドレスバス４００にて読み込み要求を行い、要求を受けた割り込み制御回路３０は、割り込み制御回路３０内のレジスタの内容を中央プロセッサ４０に対しデータバス４１０にて出力する。 - 特許庁

An end point bridge 30 is introduced to link an end point 18a formed by an external bus 14a in a device tree managed by a first processor unit 12a to an end point 18e formed by an external bus 14b in a device tree managed by a second processor unit 12b.例文帳に追加

第１プロセッサユニット１２ａが管理するデバイスツリーにおいて、外部バス１４ａが形成するエンドポイント１８ａと、第２プロセッサユニット１２ｂが管理するデバイスツリーにおいて、外部バス１４ｂが形成するエンドポイント１８ｅとを中継するエンドポイントブリッジ３０を導入する。 - 特許庁

A computer includes a housing (100), a processor (120) positioned in the housing (100), and external bus adapters (105 and 110), and is configured to allow the processor (120) to access consumer electronic devices positioned outside of the housing (100) using an external bus.例文帳に追加

コンピュータは筐体（１００）、その筐体（１００）内に配置されたプロセッサ（１２０）、および外部バス・アダプタ（１０５、１１０）を含み、そのプロセッサ（１２０）がその筐体（１００）の外部に置かれている民生用電子装置へ外部バスを用いてアクセスできるように構成されている。 - 特許庁

The slave unit includes: an analog-digital converter configured to convert an electric audio signal 6 into a digital audio signal; a signal processor connected on its downstream side and configured to process a digital audio signal into a digital signal; and a bus interface connected between the signal processor and the bus.例文帳に追加

スレーブユニットは、電気音声信号６をデジタル音声信号に変換するように構成されたアナログデジタルコンバータ、その下流に接続され、デジタル音声信号をデジタル信号に処理するように構成された信号プロセッサ、および信号プロセッサとバスとの間に接続されたバスインターフェイスを含む。 - 特許庁

To provide a method and a system for managing a memory in a network processing system for providing the allocation of a physical memory section inside a network processor connected to a control point processor by a bus.例文帳に追加

バスによって制御点プロセッサに結合されたネットワーク・プロセッサ内の物理メモリ区域の割り振りを提供する、ネットワーク処理システムにおけるメモリを管理する方法およびシステムを提供すること。 - 特許庁

To prevent the deterioration of system performance generated when a processor whose priority order is low is turned to be time-out, and to give bus use permission to a processor whose real time processing has top priority.例文帳に追加

優先順位の低いプロセッサがタイムアウトになることにより生じるシステム性能の低下を回避すること及びリアルタイム処理の必要性が高いプロセッサに最優先でバス使用許可を与えること。 - 特許庁

To perform full gathering of data transfer from a processor to a system bus without adding logic of many levels nor lowering a processor operation frequency by dividing gatherable combinations and performing gathering on plural stages that parallelly operate.例文帳に追加

トランザクション待ち行列項目用の書込イネーブル論理に多数のレベルの論理を追加せず、プロセッサ動作周波数を低下させずに、プロセッサからシステム・バスへのデータ転送のフル・ギャザリングを実施する。 - 特許庁

A processor 100 is connected to another processor 200 through a system bus L10 including a serial signal communication line L20 and a synchronization signal communication line L30.例文帳に追加

処理装置１００が、シリアル信号用通信線Ｌ２０および同期信号用通信線Ｌ３０によって構成されるシステムバスＬ１０を介して他の処理装置２００と通信可能に接続される。 - 特許庁

To provide an information processing apparatus capable of turning off power supply to a circuit other than a connection bus connected to a back-end processor when the back-end processor is to be shifted to a power saving mode.例文帳に追加

バックエンドプロセッサを省電力モードへ移行させる場合は、バックエンドプロセッサに接続されている接続バス以外の回路への電源供給をオフすることが可能な情報処理装置を提供する。 - 特許庁

To provide a readout circuit that reduces weight of bus cycles at a processor side and accelerates readout speed of the processor to a random accessible flash memory in a semiconductor memory device equipped with the memory.例文帳に追加

ランダムアクセス可能なフラッシュメモリを備えた半導体記憶装置において、プロセッサ側のバスサイクルのウェイトを減らし、メモリに対するプロセッサの読み出し速度を高速化する読み出し回路を提供する。 - 特許庁

The telephone set for simultaneously speaking through plural lines is obtained by connecting a line interface means 3, a digital signal processor means 1 and a voice control processor means 5 through a data bus means 4 preparing plural digital signal processor means 1 in accordance with the number of effective time slots on a data bus and the number of the corresponding channels of the means 5.例文帳に追加

回線インターフェース手段３、デジタルシグナルプロセッサ手段１、音声制御プロセッサ手段５をデータバス手段４を介して接続し、データバス上の有効タイムスロットの数および音声制御プロセッサ手段５の対応チャンネル数に応じてデジタルシグナルプロセッサ手段１を複数個準備することにより複数回線の同時通話を可能にした電話装置とする。 - 特許庁

This integrated circuit, provided with the processor (1), the data memory (2) and the function blocks (4 and 5), is provided with a first data bus for conducting communication among them.例文帳に追加

プロセッサ（１）、データメモリ（２）、および機能ブロック（４、５）を備えた集積回路において、それらの間の通信のために第１データバスを設ける。 - 特許庁

To provide an information processor which can adequately disconnect a bus type connection device according to its physical connection state.例文帳に追加

バス型接続デバイスの切断処理を物理的な接続状態に応じて適切に実行することを可能とする情報処理装置を提供する。 - 特許庁

To provide a data processor capable of suppressing decline of bus efficiency caused by exclusive processing among a plurality of controllers with simple constitution.例文帳に追加

簡素な構成で、複数のコントローラ間での排他処理によるバス効率の低下を抑制することができるデータ処理装置を提供する。 - 特許庁

To provide a data processor allowing selective use of USB (Universal Serial Bus) communication or NFC-WI (Near Field Communication Wired Interface) communication by use of common external terminals.例文帳に追加

ＵＳＢ通信又はＮＦＣ−ＷＩ通信を共通の外部端子を用いて選択的に利用可能なデータ処理装置を提供する。 - 特許庁

Then, the SIMD processor controls a memory controller 23 so as to output the pixel data stored in the register R3 via a bus 17 to an RAM 11.例文帳に追加

そして、レジスタＲ３に格納された画素データをバス１７を介してＲＡＭ１１に出力するように、メモリコントローラ２３を制御する。 - 特許庁

A method for programming programmable micro devices is further provided which uses the standard bus cycle from a processor 12 for programming.例文帳に追加

プログラマブルマイクロデバイスをプログラミングするための方法がさらに提供され、これはプロセッサ（１２）からの標準のバスサイクルを使用してプログラミングする。 - 特許庁

To provide the interruption controller of a PCI bus for generating door bell interruption even from a peripheral slot which is not provided with any processor.例文帳に追加

プロセッサーを持たないペリフェラルスロットからでもドアベル割り込みを発生させることが可能なＰＣＩバスの割り込み制御装置を提供する。 - 特許庁

A gating network is coupled with the processor unidirectional buses so that the chip is provided with an alternative externally-wired bus structure.例文帳に追加

ゲーティング・ネットワークを、これらのプロセッサ単一方向バスに結合し、チップが代替の外部配線されたバス構造を有することができるようにする。 - 特許庁

The controller 51 supplies control information supplied from the processor 52 to the accumulation device 53 or outputs it to an inner bus 11.例文帳に追加

制御装置５１は、処理装置５２から供給される制御情報を、蓄積装置５３に供給し、また内部バス１１に出力する。 - 特許庁

To provide a moving picture decoding processor providing optimized systems having a separate bus structure so as to be applicable to various application fields.例文帳に追加

分離されたバス構造を有することによって多様な応用分野で最適化されたシステムを具現できる映像復元プロセッサを提供する。 - 特許庁

The CPU has a processor core 10, a DMA controller 11, a register 13 and a counter 14 for measuring the time of access to the external bus and two AND circuits 17a and 17b for issuing a write signal 123 and a read signal 124 to the external bus at timing of access to the external bus.例文帳に追加

ＣＰＵは、プロセッサコア１０、ＤＭＡコントローラ１１、外部バスへのアクセス時間を計測するレジスタ１３とカウンタ１４、外部バスへの書き込み信号１２３と読み出し信号１２４を外部バスへのアクセスのタイミングで発行する二つのＡＮＤ回路１７ａ、１７ｂを有する。 - 特許庁

To improve performance of coherency reporting when read data are given from a bus other than a local bus of a request source processor as generally generated in a NUMA or memory directory base system.例文帳に追加

本発明の目的は、ＮＵＭＡまたはメモリ・ディレクトリ・ベースのシステムで一般に発生するように、読取りデータが要求元プロセッサのローカル・バス以外のバスから与えられる時に、コヒーレンシ報告の性能を改善することである。 - 特許庁