「processor bus」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The management processor 1 or the bus control device 4 provides each of the processors 2_1-1_n with time information synchronized in starting the system, and the processors 2_1-2_n respectively collect self-travel history information related to the time information.例文帳に追加

管理プロセッサ1又はバス制御装置4が、システム起動時に同期化された時刻情報を各プロセッサ2_1〜2_nに与え、各プロセッサ2_1〜2_nが、該時刻情報に関連付けて自己の走行履歴情報を収集する。 - 特許庁

Since a sampling rate converter 102 is provided between a memory 101 and a processor bus 103, pipeline processing is applicable to the sampling rate conversion, and no modification of the DMA controller 123 is required.例文帳に追加

メモリ１０１とプロセッサバス１０３との間にサンプリング率変換器１０２を設けたので、サンプリング率変換についてパイプライン処理が可能であり、ＤＭＡコントローラ１２３の改造を必要としない。 - 特許庁

To provide an image processing system with which effective use of CPU power, reduction of a bus occupancy rate, and elimination of a special purpose processor are attained by providing an image data receiving side circuit with a simple circuit.例文帳に追加

画像データを受信する側の回路に簡単な回路を設けることで、ＣＰＵパワーの有効利用、バス占有率の低減及び専用プロセッサの不要化を図った画像処理システムを提供する。 - 特許庁

The processor further can generate a digital command signal for changing an operation parameter of a consumer electronic device, and transmits the digital command signal to the consumer electronic device using the external bus.例文帳に追加

さらにプロセッサは、民生用電子装置の動作パラメータを変更するためのデジタル・コマンド信号を発生し、外部バスを使用して民生用電子装置へデジタル・コマンド信号を送信することができる。 - 特許庁

When either an I/O bus reset signal 17 of a host computer or a reset signal 18 outputted by a reset circuit 13 on an I/O board is made valid, an I/O processor is reset.例文帳に追加

ホストコンピュータのＩ／Ｏバスリセット信号１７とＩ／Ｏボード上のリセット回路１３が出力するリセット信号１８のどちらかが有効になったらＩ／Ｏプロセッサがリセットされるようにする。 - 特許庁

A processor is provided that comprises: a bus which detects whether an architecture event has occurred within a core; and a power unit which executes power sequence in response to the occurrence of the event.例文帳に追加

本発明は、アーキテクチャイベントがコア内で発生したか検出するバスと、前記アーキテクチャイベントの発生に応答して、電力シーケンスを実行させる電力ユニットとを有するプロセッサを提供する。 - 特許庁

A processor is connected to the bus analyzer for receiving data of the USB traffic and converting them into data format chosen usable over a different smart card developing environment.例文帳に追加

プロセッサがＵＳＢトラフィックに関するデータを受信し且つそれを異なるスマートカード開発環境にわたって使用可能な選択したデータフォーマットへ変換するためにバスアナライザーへ動作接続されている。 - 特許庁

To shorten a time occupied by CPU in processing of DSP(Digital Signal Processor) in an inter CPU communication system performing communication between the CPU and the DSP connected mutually via an inter-CPU data bus.例文帳に追加

ＣＰＵ間データバスで相互接続されたＣＰＵおよびＤＳＰ間で通信するＣＰＵ間通信方式において、ＣＰＵがＤＳＰに対する処理で占有する時間の短縮化を図る。 - 特許庁

To provide a bus tracer capable of collecting a log in a failure by an information processor single body without using any tester such as a logic analyzer of in-circuit emulator by board diagnosis on a production line.例文帳に追加

生産ラインでのボード診断等で、ロジックアナライザやインサーキットエミュレータ等のテスタを使用しなくても、情報処理装置単体で障害時のログを採取することができる、バストレーサを提供する。 - 特許庁

The processor monitors the system communication bus selectively and examines whether there is no communication data, and if none, the energy device tries to make communication with another energy device belonging to the energy system.例文帳に追加

各エネルギ装置プロセッサは、選択的にシステム通信バスを監視して通信データがないか否かしらべ、通信データがない場合、各エネルギ装置は、エネルギ・システムの別のエネルギ装置と通信しようとする。 - 特許庁

An extension direct memory access processor (350) is strictly optimized so as to maximize data transfer, but a constitution bus protocol is made as simple as possible to facilitate the implementation ad portability.例文帳に追加

拡張直接メモリアクセスプロセッサ（３５０）はデータ転送を最大限とするために厳しく最適化されるが、実施およびポータビリティを容易にするために構成バスプロトコルはできるだけ単純化される。 - 特許庁

A diagnostic control part 30a of the data controller 10a having received this command informs a processor 20a that its data controller 10a is selected and the right to use the data bus 100 is given.例文帳に追加

このコマンドを受けたデータ制御装置１０ａの診断制御部３０ａは、プロセッサ２０ａに自データ制御装置１０ａが選択されたことと、データバス１００の使用権が与えられたことを通知する。 - 特許庁

The tester processor 10 for controlling the operation of the tester main body 20 is provided with a kernel 11, programs 12 and 13, an emulator 14 for execution, an emulator 15 for IO control, and a tester bus driver 16.例文帳に追加

テスタプロセッサ１０は、テスタ本体２０の動作を制御するためのものであり、カーネル１１、プログラム１２、１３、実行用エミュレータ１４、ＩＯ制御用エミュレータ１５、テスタバスドライバ１６を含んでいる。 - 特許庁

The LAN adaptor 12 comprises: an MPU 124, a DGI controller 121; a GPI controller 122, an FCS controller 126, and firmware including a memory, which are interconnected by a processor bus 123.例文帳に追加

このＬＡＮアダプタ１２は、プロセッサバス１２３により相互接続されたＭＰＵ１２４、ＤＧＩコントローラ１２１、ＧＰＩコントローラ１２２、ＦＣＳコントローラ１２６およびメモリを含むファームウエアにより構成される。 - 特許庁

Next, the face and back sides of the original are sequentially read, the image is scanned by an image processor 104, and stored in a frame memory HDD 122 via the parallel bus 120 and the image memory control part 121.例文帳に追加

その後原稿表裏面をシーケンシャルに読出し、画像処理プロセッサ１０４でスキャナ画像処理を行い、パラレルバス１２０、画像メモリ制御部１２１を介して、フレームメモリ・ＨＤＤ１２２に格納する。 - 特許庁

The image processor 1 for detecting the flaw of an inspection object is personal computer equipped with a CPU 2, a main memory 3 and a PCI bus and an image processing boad 6 connected to the PCI buss 4.例文帳に追加

検査対象物の欠陥を検出する画像処理装置１は、ＣＰＵ２、メインメモリ３およびＰＣＩバス４を備えたパーソナルコンピュータ５と、ＰＣＩバス４に接続された画像処理ボード６とを備える。 - 特許庁

The processor 1 updates the time-out time of the computer 8-n stored in a time-out time storing part 5 on the basis of the time from starting the data transfer until receiving the SCSI bus reset.例文帳に追加

ディスク処理装置１は、データ転送を開始してからＳＣＳＩバスリセットを受信するまでの時間に基づいて、タイム時間保持部５に保持されているホストコンピュータ８−ｎのタイムアウト時間を更新する。 - 特許庁

This invention provides a processor including a bus for detecting whether an architectural event occurs in a core or not, and a power unit for performing power sequence in response to the occurrence of the architectural event.例文帳に追加

本発明は、アーキテクチャイベントがコア内で発生したか検出するバスと、 前記アーキテクチャイベントの発生に応答して、電力シーケンスを実行させる電力ユニットとを有するプロセッサを提供する。 - 特許庁

To provide a hot swappable processor card which can be attached and detached while a power source is supplied from a PCI hot swap bus so that any stopping time can be prevented in a significant system.例文帳に追加

本発明は、重要なシステムにおいて停止時間を防止するようにPCIホットスワップバスから電源を入れたまま着脱することができるホットスワップ可能なプロセッサカードの提供を目的とする。 - 特許庁

To provide a processor for processing a signal, capable of attaining high speed signal processing by efficiently performing parallel processing for data input through a bus including non-linear processing.例文帳に追加

バスを介して入力されるデータの並列処理を非線形処理を含めて効率的に実行することにより、信号処理の高速化を図ることができる信号処理用プロセッサを提供する。 - 特許庁

The circuit 8 judges which is connected to the main connector 21, the connector 31 or 32 based on a command sent from the processor and sends the drive signal to the necessary bus drive circuit.例文帳に追加

該セレクト回路８は情報処理装置から送出される指令により、主コネクタ21を拡張コネクタ31、32のいずれと接続させるかを判断し、駆動信号を必要なバスドライブ回路に送出する。 - 特許庁

A power down control circuit, when it receives the internal power down signal from the processor, outputs a control signal for shifting the volatile semiconductor memory connected to a system bus to a self refresh mode.例文帳に追加

パワーダウン制御回路は、プロセッサから内部パワーダウン信号を受けたときに、システムバスに接続された揮発性半導体メモリをセルフリフレッシュモードに移行させるために制御信号を出力する。 - 特許庁

This video signal processor supplies a shift register 28 with an output of a final step circuit 26 of a VTR signal processing circuit 16, delays it for a specified time, and supplies a parallel bus drive circuit 30 with an output of a shift register 28.例文帳に追加

ＶＴＲ信号処理回路１６の最終段回路２６の出力をシフトレジスタ２８に供給して所定時間遅延させ、シフトレジスタ２８の出力をパラレルバスドライブ回路３０に供給する。 - 特許庁

A PCI bus monitor circuit 200 monitors the target address of a command performed on the PCI bus 10 and the target operation signals a20 to d50 from the PCI devices a100 to d130 and sends an error report signal 210 to the processor part 1 if multiple PCI target devices respond in one PCI cycle.例文帳に追加

ＰＣＩバス監視回路２００は、ＰＣＩバス１０上で実行されるコマンドのターゲットアドレスおよび複数のＰＣＩデバイスａ１００〜ｄ１３０からのターゲット動作信号ａ２０〜ｄ５０を監視し、１つのＰＣＩサイクルに対して複数のＰＣＩターゲットデバイスが応答した場合にプロセッサ部１にエラー報告信号２１０を上げる。 - 特許庁

In the system, a memory update history preservation control part 1 makes a response to a read transaction issued on a processor bus 400 and allows a before-image buffer 2 to preserve data of a main memory 310 and its address, as update history information, outputted from a memory control part 300 onto a process bus 400.例文帳に追加

この発明のシステムでは、メモリ更新履歴保存制御部１が、プロセッサバス４００上に発行されたリードトランザクションに応答して、メモリ制御部３００によりプロセッサバス４００上に出力された主メモリ３１０のデータとそのアドレスとを更新履歴情報としてビフォアイメージバッファ２に保存する。 - 特許庁

This evaluation microprocessor constituted by a variable logic device 36 has a test interface unit 80 for connecting a first user logic 25 to the CPU bus 20 coupled with a processor core, and connecting them to an external evaluation controller 7, and user interface units 23, 24 capable of connecting the CPU bus to a target system.例文帳に追加

可変論理デバイス（３６）で構成される評価用マイクロプロセッサは、プロセッサコアが結合するＣＰＵバス（２０）に第１ユーザロジック（２５）を接続し、それらを外部の評価用コントローラ（７）に接続するテストインタフェースユニット（８０）と、ＣＰＵバスをターゲットシステムへ接続可能にするユーザインタフェースユニット（２３，２４）とを有する。 - 特許庁

The image processor is provided with a control means for connecting a host unit with a facsimile function unit through a universal serial bus interface and performing at least either of the designation of control from the host unit to the facsimile function unit and the information of control from the facsimile function unit to the host unit through the universal serial bus interface.例文帳に追加

ホスト装置とファクシミリ機能装置とをユニバーサルシリアルバスインタフェースを介して接続して、前記ホスト装置から前記ファクシミリ機能装置に対する制御指示および前記ファクシミリ機能装置から前記ホスト装置に対する制御通知の少なくとも一方を前記ユニバーサルシリアルバスインタフェースを介して行う制御手段を具備する。 - 特許庁

Bandwidth of each slot of a data bus 101, that a video data processor 100 includes, is set to be bandwidth capable of transmitting video data without missing frames, a control unit 104 assigns the video data to the slots, and a bus arbiter 103 arbitrates only the video data of the assigned slots by transmission permission in a round-robin system.例文帳に追加

映像データ処理装置１００が有するデータバス１０１のスロットの帯域幅を、映像データがコマ落ちしないで伝送できる帯域幅にし、制御部１０４はそのスロットに映像データを割当し、バスアービタ１０３がその割当されたスロットの映像データのみをラウンドロビンで伝送を許可することによって調停する。 - 特許庁

When the safety logic module is performed by the processor of the safety logic solver, a safety function is performed for one or multiple safety field devices to communicate with another safety logic module in another safety logic solver connected to the first communication bus through a second communication bus, and the process controller and the process control input/output device are communicated with each other through the first communication bus.例文帳に追加

安全ロジックソルバのプロセッサで安全ロジックモジュールが実行されると、一または複数の前記安全フィールドデバイスに対して安全機能を実行し、前記第一の通信バスに接続されている他の安全ロジックソルバ内の他の安全ロジックモジュールに第二の通信バスを介して通信し、前記プロセスコントローラおよび前記プロセス制御入力／出力デバイスと前記第一の通信バスを介して通信する。 - 特許庁

In this clock compensation circuit for the synchronous bus in an information processor having a bus arbiter device 20 connected to the plurality of IO controllers 30, 40, the bus arbiter device 20 has a delay calculation circuit 110 calculating a delay value for compensating a clock, and delay addition circuits 150, 160 adding a delay to the clock distributed to each the input/output controller on the basis of the calculated delay value.例文帳に追加

複数のＩＯ制御装置３０、４０に接続されるバスアービタ装置２０を備えた情報処理装置における同期バスのクロック補整回路において、バスアービタ装置２０が、クロックを補整するためのディレイ値を算出するディレイ算出回路１１０と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路１５０、１６０とを備える。 - 特許庁

In this signal processor, a command transmission/reception part 141 transmits a common command transmitted from a system control block 110 or the other function block 120 through a control bus 111 to all drawing components 151-1 to 151-4.例文帳に追加

コマンド送受信部１４１は、システム制御ブロック１１０や他の機能ブロック１２０から制御バス１１１を通じて送信されてくる共通コマンドをすべての描画コンポーネント１５１−１乃至１５１−４に送信する。 - 特許庁

To provide an integrated circuit, capable of transferring a large dataset between at least two function blocks, without having to applying a repeated load to a data bus connection among a processor, a data memory and other functional blocks.例文帳に追加

プロセッサとデータメモリと他の機能ブロックの間のデータバス接続に繰返し負荷を掛けることなく、大きいデータセットを少なくとも２つの機能ブロックの間で転送することができる集積回路を提供する。 - 特許庁

The basic part of a multimedia data processor is composed of a CPU 1100, an image display device 2100, an integrated memory 1200, a system bus 1920 and input/output devices 1300, 1400 and 1500 connected thereto.例文帳に追加

マルチメディアデータ処理装置の基本部分は、ＣＰＵ１１００、画像表示装置２１００、統合メモリ１２００、システムバス１９２０およびそれに接続される入出力デバイス１３００、１４００、１５００からなる。 - 特許庁

Pointers to indicate addresses of entries 20, 30, 40 which are used for the data transfer at present are stored in a point part 50 by every I/O device and its contents are set from the I/O processor 5 via the I/O bus control part 60.例文帳に追加

ポイント部５０は、I/0デバイスごとに、現在、データ転送で使用しているエントリ２０，３０，４０のアドレスを示すポインタを格納し、その内容はI/0バス制御部６０を介してI/0プロセッサ５から設定される。 - 特許庁

(1) If a transaction from the IO device accesses other than the resources assigned to LPAR to which the device having generated the transactions belongs, an information processor reports it to CPU as an error, and completes the transaction on the IO bus.例文帳に追加

(1)IOデバイスからのトランザクションのアクセス対象が、該トランザクションを発生したデバイスが属するLPARに割り付けられた資源以外の場合には、CPUにエラーとして報告すると共にIOバス上で、該トランザクションをIOバス上で完了させる。 - 特許庁

To provide an information processor and data communication equipment for optimizing a parameter to be used for data transfer even when a high speed serial bus is applied to the data communication equipment having a complicated operation mode.例文帳に追加

複雑な動作モードを有するデータ通信装置に高速シリアルバスを適用した時であっても、データ転送にかかるパラメータの最適化を図ることができる情報処理装置およびデータ通信装置を提供する。 - 特許庁

An information processor 1 includes a data processing part 3 for acquiring and processing broadcast data and a data reproducing/recording part 4 for acquiring broadcast data from the data processing part 3 through a user access bus 2 and reproducing and recording the data.例文帳に追加

情報処理装置１は、放送データを取得して処理するデータ処理部３と、ユーザアクセスバス２を介してデータ処理部３から放送データを取得して再生及び記録するデータ再生／記録部４と、を備えている。 - 特許庁

The information processor 1 is provided with a data acquiring part 3 for acquiring and processing encrypted content data, and a data processing part 4 for acquiring the content data from the data acquiring part 3 through the user access bus 2 and reproducing the content data.例文帳に追加

情報処理装置１は、暗号化されたコンテンツデータを取得して処理するデータ取得部３と、ユーザアクセスバス２を介してデータ取得部３からコンテンツデータを取得して再生するデータ処理部４と、を備えている。 - 特許庁

To provide a bus coupling type multiprocessor for reducing the number of times of snoop processing of each processor (CPU) configuring a multiprocessor, and for achieving performance improvement and low power consumption of the CPU.例文帳に追加

マルチプロセッサを構成する各プロセッサ（ＣＰＵ）のスヌープ処理回数を減らすことができ、これにより、ＣＰＵの性能向上および低消費電力化を図ることができるバス結合型マルチプロセッサを提供する。 - 特許庁

The processor device is provided with an arithmetic processing part 11, a trace memory 12 for storing trace data of the arithmetic processing part, and a bus controller 20 for performing access control to an external memory 30 according to a memory access address from the arithmetic processing part.例文帳に追加

演算処理部１１と、演算処理部のトレースデータを格納するトレースメモリ１２と、演算処理部からのメモリアクセスアドレスに従って外部メモリ３０に対するアクセス制御を行うバスコントローラ２０を備える。 - 特許庁

Further, image data of an image No. detected by a hole sensor 160 are inputted from an image processor 172 to an image data storage device 174 through the bus 170 and stored in the image data storage device 174.例文帳に追加

また、ホールセンサ１６０により検出された画像Ｎｏ．の画像データが画像処理装置１７２からバス１７０を介して画像データ格納装置１７４へ入力され、画像データ格納装置１７４で保管される。 - 特許庁

The data written on the RAM 20 are successively read out, to be suitable for the payload of an ATM cell by the control of a processor 24, and transferred via the data bus 36 and the I/O port 16 to an ATM cell header generating/imparting part 26 after parity check.例文帳に追加

RAM20 に書き込まれたデータは、プロセッサ24の制御によりATM セルのペイロードに適合するように順次読み出され、パリティチェックの後データ・バス36およびI/O ポート16を介してATM セル・ヘッダ生成・付与部26に転送される。 - 特許庁

To provide a data processor capable of selecting the access request of high priority at need without waiting time or temporarily exchanging the priority corresponding to access requests from plural bus masters as well.例文帳に追加

高優先度のアクセス要求を、必要に応じて、待ち時間なしに採択することができ、複数のバスマスタからのアクセス要求に対して、優先順位を一時的に入れ替えることも可能なデータ処理装置を得る。 - 特許庁

A peripheral circuit simulator 20 connected to the bus 15 independently of a processor 11 to simulate the action of the external peripheral circuit for outputting a peripheral circuit output signal to a verification objective circuit 13 is prepared.例文帳に追加

プロセッサ１１と独立し且つバス１５に接続され、外部周辺回路の動作を模擬して、検証対象回路１３へ周辺回路出力信号を出力する周辺回路シミュレータ２０を予め準備しておく。 - 特許庁

To achieve power saving or high-performance of an information processing apparatus by optimally controlling an operation clock frequency of a processor and a bus regardless of a processing unit without changing a software configuration.例文帳に追加

ソフトウェアの構成を変更することなく、プロセッサ及びバスの動作クロック周波数を処理単位に関わらずに最適に制御することにより、情報処理装置の省電力化又は高性能化を実現する。 - 特許庁