「shadow memory」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The shadow texture 4 is plotted on an on-screen area 15a of the video memory 15 by associating it with a model 2.例文帳に追加

ビデオメモリ１５のオンスクリーン領域１５ａには、モデル２と関連付けて影テクスチャ４を描画する。 - 特許庁

SHADOW RAM CELL USING FERROELECTRIC CAPACITOR, NON- VOLATILE MEMORY DEVICE, AND ITS CONTROL METHOD例文帳に追加

強誘電体容量を用いたシャドーＲＡＭセル及び不揮発性メモリ装置並びにその制御方法 - 特許庁

When the processor receives the interruption, a shadow copy of the hardware architecture state is stored from the processor into a memory.例文帳に追加

プロセッサが割込みを受信すると、プロセッサからメモリに、ハードアーキテクチャ状態のシャドーコピーをストアする。 - 特許庁

To provide a semiconductor memory in which the memory capacity is increased while preventing increase of the cell area in the memory cells in a shadow RAM provided with ferroelectric capacitors in an RAM.例文帳に追加

ＲＡＭに強誘電体容量を備えるシャドーＲＡＭのメモリセルのセル面積の増大を防止し、記憶容量の高容量化を図った半導体メモリ装置を提供する。 - 特許庁

Binarization is performed for separating the dark shadow S from a bright part in the pupil on a transillumination image stored in an image memory.例文帳に追加

画像メモリに記憶された徹照画像から、暗い影Ｓと瞳孔内の明るい部分を分離するために二値化処理を行う。 - 特許庁

This shadow map is stored in a memory of the graphic processor, which applies it as a texture map to the receiver object.例文帳に追加

このシャドウ・マップは、その後、グラフィック・プロセッサのメモリ内にストアされ、グラフィック・プロセッサによってテクスチャ・マップとしてレシーバ・オブジェクトに適用される。 - 特許庁

A viewpoint is set in a prescribed light source arranged in a virtual three-dimensional space 1, an image of a shadow of a model viewed from the viewpoint is plotted on an off-screen area 15b of a video memory 15 and its shadow texture 4 is generated.例文帳に追加

仮想３次元空間１に配置された所定の光源３に視点を設定し、そこから見たモデルの影の画像をビデオメモリ１５のオフスクリーン領域１５ｂに描画してその影テクスチャ４を生成する。 - 特許庁

The arithmetic part 5 executes shadowing only to a coordinate area before a backward-facing shadow polygon behind a forward-facing shadow polygon in a view from a viewpoint on the basis of a comparison result between the found depth value of each the polygon and a Z value stored in the Z buffer memory 7, and updates the pixel memory 6.例文帳に追加

さらに、求めた各ポリゴンの奥行き値とＺバッファメモリ７に格納されたＺ値との比較結果に基づいて、視点から見て裏向き影ポリゴンよりも手前にあり且つ表向き影ポリゴンよりも後ろにある座標領域に対してのみ影付けを行い、ピクセルメモリ６を更新する。 - 特許庁

The shadow pixel information is synthesized with pixel information which is inputted from the image processing part 1 and is transformed into that on the two-dimensional coordinate and pixel information is outputted to a memory controller 4.例文帳に追加

この影の画素情報を画素処理部１から入力した２次元に変換された画素情報と合成し、メモリ・コントローラ４に画素情報を出力する。 - 特許庁

To provide a memory controller which has simple and inexpensive constitution and can be flexibly adaptive to a difference in capacity of a mounted memory, securely performs limit writing even for access from a shadow area, and securely detects a fault such as a runaway of a program.例文帳に追加

簡単安価な構成により、実装メモリの容量の違いに柔軟に対処でき、シャドウ領域からのアクセスに対しても書き込み制限を確実に行なえ、プログラムの暴走などの不具合を確実に検出することができるようにする。 - 特許庁

In the programming method, the memory cells belonging to each layer of a YZ plane are programmed to multi-bit data by a shadow program system and when the memory cell in N-th layer (where N is 1 or constant number larger than 1) of the YZ plane is programmed, remaining memory cells of an XZ plane corresponding to the N-th layer are programmed before memory cells of other layers of the YZ plane are programmed.例文帳に追加

本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 - 特許庁

In the touch panel device, drive voltage is applied to all transparent electrodes arranged in the horizontal direction from a vertical drive detection part 3, and a detection part (shadow) of a detection pattern of voltage appearing in a transparent electrode of the touch point in vertically arranged transparent electrodes crossing them is stored in a shadow storage area 511 of a memory 51.例文帳に追加

垂直駆動検出部３から水平方向に配置された全透明電極に駆動電圧を印加して、それに交差する垂直方向に配置された透明電極のうち、タッチ箇所の透明電極に現れる電圧の検出パターンの検出部分（シャドー）をメモリ５１のシャドー記憶領域５１１に記憶する。 - 特許庁

To restrain short channel effect in a microfabricated device by reducing a "shadow" region during pocket injection with an inclination in a production process of a nonvolatile semiconductor memory device of a virtual grounding array configuration.例文帳に追加

仮想接地型アレイ構成の不揮発性半導体記憶装置の製造方法において、ポケット注入を傾斜を持たせて行う際における「影」領域を小さくし、微細化デバイスにおける短チャンネル効果を抑制する。 - 特許庁

To provide a lane boundary detecting apparatus which can improve the detection precision of a lane boundary position without increasing the consumption of a memory even in a state wherein a vehicle shadow is projected on a road surface.例文帳に追加

路面上に自車影が投影される状態にあっても、メモリの消費を増大することなく車線境界位置の検出精度を向上することができる車線境界検出装置を提供する。 - 特許庁

Topographical data on the recessed part from the color conversion device 16, topographical data on the projecting part from the color conversion device 18, and topographical data on the flat part from the separation device 14 are stored in a memory 20 as one piece of topographical data (shadow topographical data).例文帳に追加

色変換装置１６からの凹部の地形データ、色変換装置１８からの凸部の地形データ、及び、分離装置１４からの平坦部の地形データは、メモリ２０に１つの地形データ（陰影地形データ）として格納される。 - 特許庁

Thus, it is possible for the guest OS to always perform access from the shadow to the MMIO register by memory access, and to realizes quicker access than direct access to the MMIO register, and to attain efficient data processing.例文帳に追加

本構成により、ゲストＯＳは、常にメモリアクセスによってシャドウからＭＭＩＯレジスタのアクセスが可能となり、ＭＭＩＯレジスタに対する直接アクセスに比較して短時間のアクセスが実現され、効率的なデータ処理が可能となる。 - 特許庁

A VMM 20 generates a shadow PT 140 inhibiting a privilege memory requiring read/write emulation from being read and written using an RSV bit, and the shadow PT 140 and a second PT 170 that a second OS 40 running on a first OS 30 has are registered with an x86-compatible CPU having a page exception detecting function using two PTs.例文帳に追加

ＶＭＭ２０が、読み書きのエミュレーションを要する特権メモリに対してＲＳＶビットを用いて読み書きを禁止したシャドウＰＴ１４０を生成し、２つのＰＴを用いるページ例外検出機能を備えたｘ８６互換ＣＰＵに、当該シャドウＰＴ１４０と、第１のＯＳ３０上で稼動する第２のＯＳ４０が有する第２のＰＴ１７０を登録する。 - 特許庁

In this serial ATA type interface device, an S-ATA bridge 10 connected to the host system 2 via a serial ATA bus 4 is provided with a shadow register 11 storing commands and a buffer memory 12 accessible from an HDC 20.例文帳に追加

シリアルＡＴＡ方式のインターフェース装置において、シリアルＡＴＡバス４を介してホストシステム２に接続されたＳ−ＡＴＡブリッジ１０は、コマンドを格納するシャドーレジスタ１１及びＨＤＣ２０のアクセスが可能なバッファメモリ１２を有する。 - 特許庁