メッシュシステムの電源バス及び信号バスは、アレイを横断して垂直及び水平の両方向に伸びており、すべての垂直バスは１つの金属層Ｍ３に、また、すべての水平バスは他の金属層Ｍ２に置かれている。例文帳に追加

The power source buses and signal buses of the mesh system run in both vertical and horizontal directions across the array such that all the vertical buses lie in one metal layer M3, and all the horizontal buses lie in another metal layer M2. - 特許庁

ポートバッファは、（１）第一の共通バス上でメモリアレイへのデータ送信（２）第二の共通バス上でメモリアレイからのデータ受信を行う。例文帳に追加

The port buffer transmits data to the memory array on a first common bus (1) and receives data from the memory array on a second common bus (2). - 特許庁

ポートバッファの全ては、（ｉ）第一の共通バス上でメモリアレイにデータを送信し、（ｉｉ）第二の共通バス上でメモリアレイからデータを受信する。例文帳に追加

All of the port buffers (1) transmit data to the memory array on the first common bus, (2) receive data from the memory array on the second common bus. - 特許庁

上記異説の坂のある曼殊院道を辿るのであれば叡山電鉄叡山本線一乗寺駅または京都市バス・京都バス一条寺下り松町バス停より東（山側）に向かい一条寺下り松の前を左に折れる。例文帳に追加

To visit Manshuin-michi Road, another alternative to the actual Kirara-zaka Slope, walk to the east (in the direction of the mountain) from Ichijoji Station on the Eizan Line of Eizan Electric Railway or from the Ichijoji-Sagari-Matsucho bus stop of Kyoto City Bus and turn left in front of Ichijoji-Sagari-Matsu.発音を聞く  - Wikipedia日英京都関連文書対訳コーパス

ＡＨＢバスインターフェース１４においては、ＣＰＵバス１０からアクセス要求がある時、待機要求がアクティブであればＣＰＵバス１０へ即時ウェイト要求を出してリフレッシュ処理が終了するまでアクセスを待たせる。例文帳に追加

In the AHB bus interface 14, when there is an access request from the CPU bus 10, if the standby request is active, the controller issues a wait request to the CPU bus 10 immediately to make the UPU wait for the access until refresh processing is completed. - 特許庁

メモリセルアレイ２０中のサブアレイＳＢＡ０〜ＳＢＡ１から一括して読み出されたデータは、データバス駆動回路３００により比較され、この比較結果に応じて、データバス駆動回路３００はデータバスＤＢ、／ＤＢの電位を小振幅で駆動する。例文帳に追加

Data read out en bloc from sub-arrays SBA0-SBA1 in a memory cell array 20 are compared by a data bus driving circuit 300, the data bus driving circuit 300 drives potentials of data buses DB, /DB with small amplitude in accordance with this compared result. - 特許庁

楽音発生部１１に、空きチャンネルがあれば、そのタイミングを待って、所定の空きタイムスロットの際に、メモリ管理部１４は、バスコントローラ１０に指令を出し、インターナルバス１００をエクスターナルバス２００に接続させる。例文帳に追加

The memory control part 14 issues a command to the bus controller 10, in a prescribed empty time slot, waiting timing when a free channel exists in a musical sound generating part 11, and connects an internal bus 100 to the external bus 200. - 特許庁

バス１０の電位が回路５５の順方向電圧降下分以下であれば回路５５に電流は流れず、バス１０から見たインピーダンスは高く維持され、受信バッファ４２に安定した信号を入れることができる。例文帳に追加

If the potential of a bus 10 is not more than a forward voltage drop of the circuit 55, a current does not flow to the circuit 55, and an impedance viewed from the bus 10 is maintained high, and a stable signal can be input into a reception buffer 42. - 特許庁

このとき、バス使用許可信号ＢＥＮが“１”であれば直ちに、“０”であれば“１”になった時点で、タイミング制御部１３が起動され、アドレスレジスタ１１にセットされたアドレスの内容が、ＲＡＭ５または周辺モジュール４から、システムバス５を介して読み出される。例文帳に追加

Then the timing control part 13 is started immediately if a bus use permission signal BEN is "1" or as soon as it becomes "1" if it is "0"; the content of the address set in the address register 11 is read from the RAM 5 or the peripheral module 4 via a system bus 5. - 特許庁

メモリアレイに対して、第１および第２のデータビット幅に対し共通に用いられるメインデータバス（１）と、第２のデータビット幅においてのみ用いられるメインデータバス（２）を配置する。例文帳に追加

A main data bus (1) used commonly for first and second data bit width and a main data bus (2) used only for the second data bit width are arranged for a memory array. - 特許庁

各第１選択回路は、メモリセルアレイからのデータを第１又は第２内部データバスに選択的に供給する。例文帳に追加

Each first selection circuit selectively supplies the data from the memory cell array to the first or second internal data bus. - 特許庁

複数の第１のデータバスDB11‐DB14は、２個のセルアレイ３の相互間に配置され、行方向に配置された複数の第１のデータ線対を有している。例文帳に追加

A plurality of first data buses DB11-DB14 arranged between two cell arrays, and have a plurality of pairs of first data lines arranged in the row direction. - 特許庁

各メモリセグメント１１は第１のデータバスＤＱｎよりも信号線の本数が多い第２のデータバスＤＱＡｎを備え、この信号線はメモリサブアレイ１３のビット線とそれぞれ接続されている。例文帳に追加

Each memory segment 11 has a second data bus DQAn including a larger number of signal lines than the first data bus DQn wherein the signal lines are connected with respective bit lines of a memory sub-array 13. - 特許庁

フィールドバスとなる信号線１３に接続される複数の負荷機器２、及び同負荷機器２の制御をおこなう制御機器３にフィールドバス通信用ＣＰＵを設け、その負荷機器２及び制御機器３に、フィールドバス通信用ＣＰＵの入出力となるワイアレス通信手段を設ける。例文帳に追加

A plurality of load apparatus 2 being connected with a signal line 13 serving as a field bus and a controller 3 for the load apparatus 2 are provided with a field bus communication CPU and a wireless communication means serving as the input/output of the field bus communication CPU is provided for the load apparatus 2 and the controller 3. - 特許庁

上記アドレスデコーダのデコード結果に基づいて、上記メモリセルアレイに結合されたデータバスにおけるデータ伝達路の切り替えを可能とするデータバス制御回路（１３）を設ける。例文帳に追加

A data bus control circuit 13 is provided to switch a data transmission circuit in the data bus coupled to the memory cell array on the basis of the result of the address decoder. - 特許庁

プロトコルスタックをハードウェアで生成するので、広域データバスと広域アドレスバスを使用することができ、その結果、大規模メモリアレイからのスループットをより高速で行えるようにすることができる。例文帳に追加

Since the protocol stack is generated by the hardware, a broadband data bus and a broadband address bus can be used and as a result, the throughput from the large-scale memory array is performed at higher speed. - 特許庁

メモリアレイ（２）から内部データバス（１２）に読出されたデータのうち所定数のデータビットを転送回路（１６）を介して内部アドレスバス（８）に転送してメモリセル選択回路（１０）へ与える。例文帳に追加

A prescribed number of datum bits of data read to an internal datum bus 12 from a memory array 2 are transmitted to an internal address bus 8 through a transmitting circuit 16 and are given to a memory cell selecting circuit 10. - 特許庁

メモリアレイ１は各アドレスに対応した複数のメモリセグメント１１を備え、各メモリセグメント１１とデータバスマルチプレクサ１２とは第１のデータバスＤＱｎ（ｎ＝１〜４）によって接続されている。例文帳に追加

A memory array 1 comprises a plurality of memory segments 11 corresponding to respective addresses and each memory segment 11 is connected with a data multiplexer 12 through a first data bus DQn (n=1,..., 4). - 特許庁

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。例文帳に追加

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB. - 特許庁

ＤＭＡ診断部１は診断結果がエラーであれば、エラーレジスタ１３にエラー情報を保持し，バス切替信号をバス切替部４に出力してエラーが発生したＤＭＡコントローラ部２からのアクセスを切断し、予備ＤＭＡコントローラ部３からのアクセスを有効に切替える。例文帳に追加

When a diagnosed result is an error, the DMA diagnostic part 1 holds error information in an error register 13, disconnects access from the DMA controller part 2 where the error is generated by outputting bus changeover signals to a bus changeover part 4 and switches the access from a spare DMA controller part 3 to be valid. - 特許庁

第１及び第２セルアレイ群A1，A2は、それぞれ複数のセルアレイ２と複数センスアンプ列３を備え、その各セルアレイ２及びセンスアンプ列３上に複数のデータバスGDB が形成されている。例文帳に追加

First and second cell array groups A1 and A2 are provided with a plurality of cell arrays 2 and a plurality of sense amplifier rows 3, and a plurality of data buses GDB are formed on each of the cell arrays 2 and the sense amplifier rows 3. - 特許庁

バスアービタ１３は、ＯＮ状態のバス使用要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＤＭＡコントローラ１５に優先的に与え、メモリ１１と入出力装置１２の間で複数のブロックを継続してデータ転送させる。例文帳に追加

A bus arbiter 13 checks the state of a DMA operation enable signal while a bus use request signal in an on state is supplied, and preferentially applies the use right of a system bus 14 to a DMA controller 15 when the DMA operation enable signal is put in an on state in order to execute data transfer between a memory 11 and an input/output device 12 continuously across a plurality of blocks. - 特許庁

コマンド取得手段32は、上記ストローブ信号がアクティブであれば、データバス50を介したコマンドデータを取得し、これをデータ記憶手段60に記憶させる。例文帳に追加

A command gaining means 32 gains a command data through the data bus 50 if the strobe signal is active to be stored into a data memory means 60. - 特許庁

この処理結果は通常であれば処理終了後直ちにイニシエータ２０に返されるが、バスリセットによりイニシエータ２０との論理接続が切断されている場合にはその返信ができない。例文帳に追加

The processing result is immediately returned to the initiator 20 after the end of processing normally but when logical connection to the initiator 20 is interrupted due to bus reset, the processing result cannot be returned. - 特許庁

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。例文帳に追加

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus. - 特許庁

ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。例文帳に追加

The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication. - 特許庁

ホットダッシュ要求があれば、ふろ熱動弁を開いてバスヒータ循環路に高温水を素通りさせて戻り温水に戻して混合させることにより低温水温度をより高温にして高出力化させる（S1,S2）。例文帳に追加

This hot water supply control method achieves high output (S1, S2) by increasing a temperature of water of low temperature by opening a bath heat valve and allowing the water of high temperature to pass through a bath heater circulation passage, when hot dash is required. - 特許庁

ある制御装置１のプロセッサ６ａの演算結果が共有データであれば、通信手段１２ａからネットワークバス５を介して他の各制御装置２〜４へ同報通信される。例文帳に追加

When the arithmetic result of the processor 6a of a certain controller 1 is shared data, multi-address communication is performed from a communication means 12a through a network bus 5 to the other respective controllers 2-4. - 特許庁

一方、読み出し動作時は、共通のデータ出力バスを介してレジスタ部からの読み出しデータＤｏを出力し（ＲＲＬ＝２）、続いてメモリセルアレイからの読み出しデータＤｏを出力する（ＭＲＬ＝５）。例文帳に追加

Meanwhile, in a read operation, read data Do from the register unit are output via the common data output bus (RRL=2), and successively read data Do are output from the memory cell array (MRL=5). - 特許庁

抗アレルギー剤であるフェキソフェナジン若しくはその塩又はエバスチンが、優れた気道杯細胞過形成抑制作用を有することを見出し、上記課題を解決した。例文帳に追加

The problem has been solved by finding that fexofenadine or salts thereof or ebastine, which are anti-allergic agents, has an excellent action to suppress the hyperplasia of airway goblet cells. - 特許庁

また、ケートアレイ１８は、再生対象の楽曲データを、データ転送用バス５１を介してＨＤＤ１７から読み出してデコーダ２２に出力する。例文帳に追加

A gate array 18 reads the music data to be reproduced from the HDD 17 via the bus 51 for data transfer to output to a decoder 22. - 特許庁

書き込み動作時は、共通のデータ入力バスを介してレジスタ部に対する書き込みデータＤｉを入力し（ＲＷＬ＝１）、続いてメモリセルアレイに対する書き込みデータＤｉを入力する（ＭＷＬ＝４）。例文帳に追加

In a write operation, write data Di in the register part are input via a common data input bus (RWL=1), and successively write data Di in the memory cell array are input (MWL=4). - 特許庁

内部バスＩＢが自己診断回路に接続されており、メモリセルアレイ１１の物理空間における基本領域である物理領域ごとに自己診断試験が行われる。例文帳に追加

An internal bus IB is connected with a self diagnostic circuit, to perform a self diagnostic test by each physical area which is a basic area being in the physical space of a memory cell array 11. - 特許庁

読み出されたキャッシュステータスと更新データとを比較し、有効ビットが有効から無効に変化した場合は登録内容をクリアしたと判断し、「複製アドレスアレイ内容をクリア」するスヌープバス要求を発行する。例文帳に追加

A read cache status is compared with update data, and it is determined that registered contents are cleared when an effective bit is changed from an effective bit to an ineffective bit to output a snoop bus request for "clearing a duplicated address array contents". - 特許庁

現在日時及び曜日が当該道路リンクにおけるバスの運行時間帯であれば、渋滞頻度が大きい渋滞レベルを表す渋滞情報を対応付けることにより、バスの運行時間帯であるか否かを判断基準として渋滞情報を道路リンクに対して精度良く対応付けることができる。例文帳に追加

When the current date and hour and day of the week are within a bus operation time zone in the road link, congestion information showing a congestion level with high congestion frequency is associated therewith, whereby accurate association of congestion information with a road link can be performed based on determination for whether the current time is within the bus operation time zone or not. - 特許庁

ヨーロッパもやる、アメリカも適用するということであれば、日本は当然アメリカ、ヨーロッパと大きな経済体でございますから、バスに乗り遅れるなとは申しませんけれども、そういう観点で、経団連もＩＦＲＳをやろうということで組織決定をされたようでございます。例文帳に追加

If both Europe and the United States adopt it, Japan, which is one of the major economies alongside the United States and Europe, must not be left behind. Apparently from that viewpoint, Keidanren has made its institutional decision to support the adoption of IFRS.発音を聞く  - 金融庁

電源投入後にリーダー部（Ａ側）のインターフェースの電源系統の情報をデータバス３０１を介してプリンタ部に送信しプリンタ部（Ｂ側）の電源系統と同一であれば通常消費電力モードでリーダー部の駆動を行う。例文帳に追加

After application of power, information of a power supply system of an interface of a reader section (side A) is sent to a printer section via a data bus 301, when the information of the power supply system is identical to that of the printer section (side B), the reader section is driven in a normal consumed power mode. - 特許庁

本発明者は、鋭意研究を行った結果、抗アレルギー剤である、フェキソフェナジン塩酸塩、エバスチン、又はアンレキサノクスに優れた抗アデノウイルス作用が発現するという驚くべき効果を見出した。例文帳に追加

Anti-allergic agents; fexofenadine hydrochloride salt, ebastine or amlexanox, are found to have a surprising effect to exert an excellent anti-adenoviral action. - 特許庁

相補データバス対は、メモリセルアレイから読出される偶数アドレスデータＥｖｅｎと奇数アドレスデータＯｄｄとを連続して交互に伝送する。例文帳に追加

The pair of complementary data bus transmits continuously and alternately even-numbered address data Even and odd-numbered address data Odd read out from a memory cell array. - 特許庁

バス故障またはディスクアレイ制御部内部の故障により発生する、正しいデータの誤ったディスク装置への書き込み転送をエラー検出可能とすることでディスクのデータ破壊を未然に防止する。例文帳に追加

To prevent the data breakdown of a disk by error-detecting the write transfer of correct data to any erroneous disk device caused by the failure of a bus or the internal failure of a disk array control part. - 特許庁

第４のメモリサブアレイ１１Ｄと接続される内部データバスＤＢＡ及び内部カラム線起動信号線ＹＡはそれぞれ６５ビット幅の信号線として形成されている。例文帳に追加

An internal data bus DBA and an internal column line start signal line YA connected to the forth memory sub-array 11D are formed respectively as a signal line having 65 bits width. - 特許庁

データ遅延制御手段５には運用状態制御バス１４０を介してアレイ制御回路２からデータ転送にかかった時間情報及び縮退指示情報が伝達される。例文帳に追加

Time information required for data transfer and degenerate instruction information is transmitted from an array control circuit Via an operating state control bus 140 to a data delay controlling means 5. - 特許庁

液晶表示装置は、画素アレイ部１と、アドレスデコーダ２，３と、表示メモリ（VRAM）４と、VRAMコントローラ５とを備えており、システムバスＬ１を介してＣＰＵ６および周辺回路７と信号の送受を行う。例文帳に追加

A liquid crystal display device is provided with a pixel array section 1, address decoders 2 and 3, a display memory (VRAM) 4 and a VRAM controller 5 and transmits and receives signals to and from a CPU 6 and a peripheral circuit 7 through a system bus L1. - 特許庁

ホール素子等の磁気検出素子とバスバーとの間の距離を安定させることにより、コアレス構造であっても高精度の電流検出が可能な電流センサを提供すること。例文帳に追加

To provide a current sensor capable of detecting a current highly accurately even when having a coreless structure, by stabilizing a distance between a magnetic detection element such as a Hall element and a bus bar. - 特許庁