「ビットセル」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

不揮発性メモリのビットセルのＩ−Ｖ曲線を取得するためのデジタル方法および装置例文帳に追加

DIGITAL METHOD AND APPARATUS FOR OBTAINING I-V CURVES OF NON-VOLATILE MEMORY BIT CELLS - 特許庁

差動型セルを有する半導体記憶装置において、各ビットセル単体での評価を可能にする。例文帳に追加

To make evaluation possible for each bit cell unit in a semiconductor memory device having differential cells. - 特許庁

リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ例文帳に追加

BIT CELL ARRAY FOR PREVENTING COUPLING PHENOMENON IN READ-ONLY MEMORY - 特許庁

ツインビットセル構造のＮＯＲ型フラッシュメモリ素子及びその製造方法例文帳に追加

NOR FLASH MEMORY DEVICE WITH TWIN BIT CELL STRUCTURE AND MANUFACTURING METHOD THEREFOR - 特許庁

２ビットセルメモリにてダイナミックリファレンスを利用するシステムを提供すること。例文帳に追加

To provide a system for utilizing dynamic reference by a two-bit cell memory. - 特許庁

本発明は、不良が発生したメモリセルに対してビットセル単位で不良を救済する。例文帳に追加

In a memory cell, in which a failure occurs, the failure is saved in terms of a bit cell unit. - 特許庁

ダミービットセル、プロセストラッキング回路及びプロセス補償回路を備える。例文帳に追加

This circuit is provided with dummy bit cells, a process tracking circuit, and a process compensating circuit. - 特許庁

半導体記憶装置は、互いに相補的なデータを記憶するための第１のビットセル１０Ｔおよび第２のビットセル１０Ｂと、選択されたデータ信号を出力するスキャン回路と、スキャン回路の出力を受け、１つのビットセルを選択するビットセル選択回路１４と、データの書き込みを制御するデータ書き込み制御回路５３とを備えている。例文帳に追加

The semiconductor storage device is provided with: a first bit cell 10T and a second bit cell 10B for storing mutual complementary data; a scan circuit for outputting a selected data signal; a bit cell selection circuit 14 for receiving the output of the scan circuit and for selecting one bit cell; and a data writing control circuit 53 for controlling the data writing. - 特許庁

情報語当たりのビットセルの数を低減し、又特有なビット組合せ数の低減を防止する。例文帳に追加

To reduce the number of bit cells per an information word and to prevent reduction of the number of specific bit combination. - 特許庁

ツインビットセル構造のＮＯＲ型フラッシュメモリ素子及びその製造方法を提供する。例文帳に追加

To provide a NOR flash memory device with a twin bit cell structure, and also to provide a manufacturing method therefor. - 特許庁

センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。例文帳に追加

A sense amplifier circuit compares the reference current to a drain current generated by a non-volatile memory bit cell as sweeping gate voltages are applied to the non-volatile memory bit cell until a transitioning gate voltage is identified. - 特許庁

その出力であるアナログ信号ＡＳ１１、ＡＳ１２は、１／２に分割されたｎ出力ビットセル４に各々入力され、ビットセル内部でサンプルホールドして、出力バッファを介して出力される。例文帳に追加

Analog signals AS11, AS12 being their outputs are inputted respectively to n-output bit cells which are divided into halves and the signals are subjected to sample-and-hold at insides of the bit cells to be outputted via buffers. - 特許庁

「０」を記憶させる全ビットセルのＷｒｉｔｅパスを非選択にし、スキャン回路で選択された「１」を記憶させるビットセル単体のみ書き込みを行うことで、分割書き込み動作が実現できる。例文帳に追加

The divided writing operation can be realized by making the write path for all the bit cells to store "0" be non-selected, and by performing the writing of only the bit cell units to store "1" that is selected by the scan circuit. - 特許庁

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。例文帳に追加

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows×M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring. - 特許庁

前記ＮＭＯＳトランジスタの長さは前記ビットセルのパストランジスタの長さと等しく、前記ＮＭＯＳトランジスタの幅は前記ビットセルのパストランジスタの幅と異なる。例文帳に追加

The aggregate length of the NMOS transistors is the same as a length of the pass transistor of the bit cell, and widths of the NMOS transistors are different from a width of the pass transistor of the bit cell. - 特許庁

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。例文帳に追加

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring. - 特許庁

この変動電圧は、ＭＲＡＭビットセル（１７７乃至１７９）を流れる電流を、平均ビットセル抵抗の変動よりも、基準電流に比例する値に保持して、上記変動に対する耐性を与える。例文帳に追加

This variation voltage holds a current flowing MRAM bit cells (177 to 179) at a value being proportional to the reference current other than variation of average bit cell resistance, and tolerance for the variation is given. - 特許庁

感知増幅部は、センシングイネーブル信号に応答して、ビットセルアレイから出力されるビット対を感知する。例文帳に追加

The sensing amplifier part responds to the sensing-enable signal and senses the bit pair output from the bit cell array. - 特許庁

メモリ回路２は、ワード線２０上のワード線電圧で読み出すために選択されたビットセル４を含む。例文帳に追加

A memory circuit 2 includes a bit cell 4 selected for reading out by a word line voltage on a word line 20. - 特許庁

ワード線電圧は、ワード線トランジスタ１２がビットセル４をビット線８に弱く結合する中間レベルまで最初に増加する。例文帳に追加

The word line voltage is increased first to such an intermediate level that a word line transistor 12 weakly combines the bit cell 4 to a bit line 8. - 特許庁

さらに、これらビットセル３１上に搭載される全ての内部電源電極は、同一機能、同一構造の回路（素子）上に搭載されている。例文帳に追加

Further, all internal power supply electrodes mounted on those bit cells 41 are mounted on circuits (elements) having identical functions and identical structures. - 特許庁

この２ステップワード線電圧信号は、ビットセル４に対してより良好なアクセス妨害マージンを提供する。例文帳に追加

The two-step word line voltage signal offers a further excellent access obstruction margin to the bit cell 4. - 特許庁

２ビット／セルのメモリ素子において、コントロールゲート形成領域の両側に形成する不純物拡散領域の製造ばらつきを低減する。例文帳に追加

To reduce manufacturing fluctuation of an impurity diffusing regions formed in both sides of a control gate forming region in a 2-bit/cell memory element. - 特許庁

データ読み出し時には、制御回路５は、１ショットのパルス信号ＲＤを受けて、ビットセル２からｎビットのデータＲＤＥＮ<n:0>を読み出す。例文帳に追加

In reading data, a control circuit 5 receives the pulse signal RD of one shot and reads (n) bits data RDEN <n:0> from the bit cells 2. - 特許庁

不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法および装置を提供する。例文帳に追加

To provide a method and apparatus for generating current-voltage characteristic information for a non-volatile memory bit cell. - 特許庁

本発明は、メモリセル内の二重ビットセルのプリチャージレベルを制御するシステムを提供することを目的とする。例文帳に追加

To provide a system for controlling the pre-charge level of a dual bit memory cell in a memory cell. - 特許庁

マルチビットセル及び直径が調節できるコンタクトを具備する相変化記憶素子、その製造方法及びそのプログラム方法例文帳に追加

PHASE CHANGE STORAGE ELEMENT INCLUDING CONTACT WITH MULTI-BIT CELL AND DIAMETER TO BE ADJUSTED THEREIN, ITS MANUFACTURING METHOD, AND ITS PROGRAM METHOD - 特許庁

２ビットセル構造を持つ不揮発性メモリー装置に於いて、プログラミング効率を改善し、小型化し、コストを低減する。例文帳に追加

To provide a nonvolatile memory device with a two-bit cell structure, which has enhanced programming efficiency and a reduced size and is produced at lower costs. - 特許庁

装置エンコーダ８０は、符号化されたデータ信号を与えて、磁気媒体３０上の符号化されたビットセル内にデータを記録するよう適合され、符号化されたデータ信号は、加えられた等化信号遷移を含む信号遷移のシーケンスを含み、等化信号遷移は、複数個の符号化されたビットセルが実質的にヌルである平均磁化磁界強さを含むように加えられる。例文帳に追加

A device encoder 80 is constituted so that data is recorded in an encoded bit cell on a magnetic medium 30 by giving an encoded data signal, the encoded data signal comprises a sequence of signal transition comprising an added equalizing signal transition, the equalizing signal transition is added so that plural encoded bit cells comprise intensity of average magnetizing magnetic field which is substantially null. - 特許庁

ダミーカラム部は、データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して、ビットセルアレイから出力されるビット対を感知するまでのセンシングマージンを制御する。例文帳に追加

The dummy column part responds to a data-enable signal enabled at the time of reading data and a data control signal, and controls a sensing margin until sensing a bit pair output from a bit cell array. - 特許庁

セル群指定回路２０２のビットセル１００におけるＦＵＳＥ素子の切断状態に応じて、デコード回路２０３から出力される選択信号２１１〜２１４が選択的にＨｉｇｈになる。例文帳に追加

Selection signals output from a decoding circuit 203 are set to be selectively high according to the cut-off state of an FUSE element in the bit cell 100 of a cell group designation circuit 202. - 特許庁

アナログ信号ラインにおいて、アナログマルチプレクサにより、複数出力のビットセルにアナログ信号を選択して入力する構成の液晶駆動回路において、高速駆動化および多出力化を可能とする。例文帳に追加

To make a liquid crystal driving circuit, in which an analog signal is selectively inputted to bit cells being plural outputs by analog multiplexers in an analog signal line, high in its driving speed and multiple in its output. - 特許庁

したがって、ＭＯＮＯＳ型メモリセルを１ビット／セルのメモリセルとして使用し、従来型のアレイ構成を採用したので、製造プロセスの簡単化および構成の簡単化を図ることができる。例文帳に追加

Therefore, since a MONOS type memory cell is used as a memory cell of 1 bit/cell and the conventional type array constitution is adopted, the manufacturing process and the constitution can be simplified. - 特許庁

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。例文帳に追加

The bit cells 12 of the prescribed numbers are accessed by receiving addresses, and a reset signal utilized for enabling a sense amplifier 34 sampling bit lines of the SRAM array 11 is generated. - 特許庁

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。例文帳に追加

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory. - 特許庁

書き込み後のビットセルの不良がランダムに発生する場合においても、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減する。例文帳に追加

To reduce a frequency of occurrence of erroneous readout while suppressing the increase of a circuit scale even when a failure of a bit cell after writing occurs at random. - 特許庁

回転対称にステガノグラフィ的に埋め込まれたパターン、およびサブリミナルディジタルグラティキュールを使用し、パターン化ビットセルによってデータを表す。例文帳に追加

The steganographic system uses a pattern embedded steganographically in a rotary symmetry and a subliminal digital graticule, and represents data by patterned bit cell. - 特許庁

ダミービットセルは、ダミーワードライン及びダミービットラインに連結され、ダミーワードラインの信号に応答してダミービットラインを放電させる。例文帳に追加

The dummy bit cells are connected to dummy word lines and dummy bit lines, and discharge the dummy bit lines responding to a signal of the dummy word line. - 特許庁

これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。例文帳に追加

By this setup, the gates of a plurality of transistors comprising bit cells are extended in a prescribed direction in the first SRAM block 11, and lithography conditions are optimized in the prescribed direction. - 特許庁

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。例文帳に追加

The predetermined number of bit cells 12 are accessed by receiving addresses, and a reset signal utilized for enabling the sense amplifier 34 sampling bit lines of the SRAM array 11 is generated. - 特許庁

検査モードにおいて、第１の制御信号ＳＣ１が“Ｈ”に設定されたとき、差動増幅器３０の出力が“Ｈ”に固定され、第１のビットセル１０の出力が、ゲート４１，４３を介して読み出される。例文帳に追加

When the 1st control signal SC 1 is set to "H" in a check mode, the output of the differential amplifier 30 is fixed to "H", and the output of the 1st bit cell 10 is read through the gates 41 and 43. - 特許庁

これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。例文帳に追加

By this setup, each gate of multiple transistors constituting bit cells is extended in a prescribed direction in the first SRAM block 11, and lithography conditions are optimized in the prescribed direction. - 特許庁

そこで、何れかのトランスファゲート２２１・２２３が導通状態になって、データの書き込みや読み出しの行われるデータビットセル群２０１ａ〜２０１ｃが選択される。例文帳に追加

Consequently, any one of transfer gate 221/223 become conducive to select data cell groups 201a to 201c for writing/reading data. - 特許庁

通常動作時は、第１および第２のビットセル１０，２０の差分を増幅する差動増幅器３０の出力が、読み出しデータとして出力される。例文帳に追加

In a normal operation, the output of a differential amplifier 30 which amplifies the difference of a 1st and 2nd bit cells 10 and 20 is outputted as the read data. - 特許庁

前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報としてメモリに格納する。例文帳に追加

The transitioning gate voltage and the reference current are stored in memory as current-voltage characteristic information for the non-volatile memory bit cell. - 特許庁