「加算される」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

解析始点側から隣合う節点の接線間の角度差を順に算出すると共に、順に加算し、この加算角度差とこの加算角度差を発生させている節点数とを照合して、加算角度差に対して直線化が許容される節点数範囲で直線化節点数を解析始点側から順に設定する（Ｓ２〜Ｓ４）。例文帳に追加

An angle difference between the tangents to adjacent nodes is calculated in order and cumulated in order from an analysis start point side, and the cumulative angle difference and the number of nodes producing the cumulative angle difference are matched to set a number of straight nodes within a range of nodes permitted to be straightened for the cumulative angle difference in order from the analysis start point side (S2 to S4). - 特許庁

所定の露光時間で画像を撮像し、画素ごとの画素データを出力する撮像部と、相前後して撮像される複数の画像における互いに対応する画素データが、合計が１より大きくなる所定の重み付けで加算された加算画素データを出力する加算部と、上記加算画素データに基づく画像を順次モニタに表示させる表示制御部とを備える。例文帳に追加

A digital camera comprises: an imaging part for picking up an image in a prescribed exposure time and outputting pixel data for each pixel an adder for outputting added pixel data adding pixel data according to each other in a plurality of images picked up time-sequentially with such prescribed weighting that the total becomes greater than 1; and a display control part for sequentially displaying images based on the added pixel data on a monitor. - 特許庁

そして、このエッジ信号Ｙapcと、映像信号から得られる輝度信号Ｙsigを加算器１３３で加算することにより、輝度信号のエッジ強調処理が行なわれる。例文帳に追加

An edge emphasizing process of the brightness signals is performed by adding the edge signal Yapc to a brightness signal Ysig obtained from the image signal by an adder 133. - 特許庁

静電偏向回路１００を構成するアナログ演算部２に含まれるアナログ演算回路２ｘ１では、乗算器２１ｘおよび乗算器２１ｙの出力電圧は、加算器２２により加算出力される。例文帳に追加

In an analog calculating circuit 2x1 included in an analog calculating part 2 composing an electrostatic deflection circuit 100, output voltages of a multiplication unit 21x and a multipliction unit 21y are added and outputted by an adding unit 22. - 特許庁

特定遊技状態中に、特定遊技状態の遊技回数の加算（上乗せ）が行われるスロットマシンにおいて、加算される遊技回数が変化に富むようにする。例文帳に追加

To give variety to game frequency to be added concerning a slot machine for performing the addition (add-on) of game frequency of a specific game state during the specific game state. - 特許庁

又、このタッチパネル装置はタッチパネルが各取引処理に用いられる頻度に対応する重みを格納する重み格納メモリと、各処理が実行される毎に、該処理に対応する前記重みを加算する加算手段を具備する。例文帳に追加

Also, the touch panel device is provided with a weight storage memory which stores weight corresponding to a frequency when the touch panel is used for each transaction processing and an adding means which adds the weight corresponding to each processing each time the processing is carried out. - 特許庁

水平方向カウンタ５５Ｈには、画素が入力されるたびに値ＬＶが加算されるカウンタ値ｃｎｔＨが格納される。例文帳に追加

A horizontal direction counter 55H stores a count cntH to which a value LV is added every time a pixel is received. - 特許庁

４つ以上の増幅素子に対してこの増幅素子ごとに設けられる増幅素子故障検出回路の出力信号の加算電圧を反転して出力する反転加算回路と、この反転加算回路の出力電圧が閾値電圧より高い場合に信号を出力する比較回路と、を備える。例文帳に追加

There is provided a breakdown detection circuit of a power amplifier comprising: an inverting adder circuit configured to revert and output an addition voltage of an output signal of an amplifier element breakdown detection circuit provided in each of 4 or more amplifier elements; and a comparison circuit configured to output a signal when the output voltage of the inverting adder circuit is higher than a threshold voltage. - 特許庁

定数と任意の値との乗算で得られる１組の部分積を加算器１で加算し、その結果をシフト補正回路２で所定ビット数シフトすることにより、この１組の部分積と同じビット列からなるもう１組の部分積の加算結果を生成する。例文帳に追加

A set of partial products found by multiplying a constant and a given value are added by an adder 1, and the result therefrom is shifted by a predetermined bit number in a shift correction circuit 2, so as to generate addition results of another set of partial products of the same bit column as that of the first set of partial products. - 特許庁

加算される振れ信号が異なる周期でサンプリングされる場合でも、自然な出力画像が得られるようにした光学機器を提供する。例文帳に追加

To provide optical equipment capable of obtaining a natural output image even when sampling a shake signal to be added in a different cycle. - 特許庁

両者は加算され、最終噴射補正量ｄＱｉとして、予め算出されている基本噴射量Ｑｂとの加算演算に供され、各気筒について最終噴射量Ｑｉが算出される。例文帳に追加

Both are added to be provided as final injection correction quantity dQi for addition computation to basic injection quantity Qb that is preliminarily determined, thereby final injection quantity Qi is computed for each cylinder. - 特許庁

不可視マーカが埋め込まれた画像信号は、フーリエ逆変換器３８でフーリエ逆変換され、乗算器３９でスペクトル逆拡散され、加算器４０で直流成分が加算されて出力される。例文帳に追加

The image signal filled with the marker is Fourier inverted by a Fourier inverter 38, spectrally reversely diffused by a multiplier 39, a DC component is added by an adder 40, and output. - 特許庁

加算器３９の出力は記憶回路３７で保持され、この記憶回路３７の出力と乗算器３８の出力がセレクト（３）回路３８で切り換えられて、加算器３９に入力される。例文帳に追加

A storage circuit 37 holds the output of the adder 39 and the output of the storage circuit 37 and the output of the multiplier 38 are switched by the select (3) circuit 38 and inputted to the adder 39. - 特許庁

さらに、操作されたメニューボタンＤ１２ａに対応付けられた部門ボタンＤ１１ａに注文数のカウントが加算され、加算された注文数のカウントが視認可能な態様で部門ボタンＤ１１ａに表示される。例文帳に追加

Further, the count of the number of orders is added to a department button D11a corresponding to the operated menu button D12a, and the added count of the number of orders is displayed on the department button D11a in the visible form. - 特許庁

この絶対値変換回路１０３−１〜１０３−１６に入力された相関値は、絶対値に変換され、加算器１０４で加算され、電力計算回路１０８に出力される。例文帳に追加

The correlation values inputted to the absolute value transforming circuits 103-1 to 103-16 are converted into absolute values, added by an adder 104 and outputted to a power calculation circuit 108. - 特許庁

遅延器１０２より出力された信号は減衰器１０３により減衰された後、入力端子１０１より入力されたディジタル信号と加算回路１０４で加算され、ＦＩＲフィルタ１０５に供給される。例文帳に追加

The signal outputted from the delay element is attenuated by an attenuator 103 and added to the digital signal inputted thereto from the input terminal 101 by an adding circuit 104, whereafter it is supplied to the FIR filer 105. - 特許庁

この満充電判定に用いられる判定値Ｘｂは、予め設定される基礎判定値Ｘａに電圧降下量ΔＶａを加算して更新される。例文帳に追加

The determination value Xb used for the full charge determination is updated by adding the voltage drop amount ΔVa to a basic determination value Xa. - 特許庁

異なる感度の画素からの出力画素信号を加算した画素加算信号を出力する画素部と、画素部から出力される複数の画素加算信号に対して予め設定したゲインを乗じた加重加算処理を実行して、画素部の画素数より総画素数が少ない画素数削減画像の構成画素値を算出する画素情報合成部を有する。例文帳に追加

The apparatus includes a pixel part which outputs a pixel addition signal generated by adding output pixel signals from pixels differing in sensitivity, and a pixel information composition part which performs weighted addition processing for multiplying a plurality of pixel addition signals output from the pixel part by a preset gain to calculate constitution pixel values of an image reduced in number of pixels which has the total number of pixels smaller than the number of pixels of the pixel part. - 特許庁

変位演算手段２７は、第１の加算手段２５から得られる出力信号Ａと第２の加算手段２６から得られる出力信号Ｂに基づき変位演算する。例文帳に追加

A displacement operation means 27 operates a displacement based on an output signal obtained from the first addition means 25 and an output signal obtained from the second addition means 26. - 特許庁

エネルギー値加算部は、第１計数情報に含まれるエネルギー値に第２計数情報に含まれるエネルギー値を加算して補正計数情報を生成する。例文帳に追加

An energy value addition part adds the energy value included in the second counting information to the energy value included in the first counting information to generate corrected counting information. - 特許庁

各光源毎に書き込まれる画像データに応じて複数のＬＵＴから選択して画素数計数の加算値を取得することで、各光源毎に書き込まれる画像データの正確な加算値を得る。例文帳に追加

To obtain an accurate added value for image data to be written in each light source by selecting and acquiring an added value which is a counted value of the number of pixels from a plurality of LUTs in accordance with image data to be written in each light source. - 特許庁

ラッチ回路１０１〜１０９にラッチされた画像データは、乗算回路１１７〜１２５によって、ラッチ回路１１６にラッチされた乗数データと乗算され、加算回路１２６によって加算された後、除算回路１２７で除算される。例文帳に追加

Image data latched by latch circuits 101-109 are multiplied by multiplier data latched by a latch circuit 116 by multiplying circuits 117-125, and added by an adding circuit 126, and divided by a dividing circuit 127. - 特許庁

変化量Δは、ステップ動作指令に応答して、累積値加算部３５において加算されてゆき、比較器３６において、閾値レジスタ３７からの閾値と比較されて、閾値を超えると減少される。例文帳に追加

The variation Δ is added in an accumulated value addition part 35, in response to the step operation command, as compared with a threshold from a threshold register 37 in a comparator 36 and is decreased, when it exceeds the threshold. - 特許庁

入力データＸは２つに分岐され、一方は半波整流回路１ａを介して加算器３ａに入力され、もう一方は符号を反転させた後に半波整流回路１ｂを介して加算器３ａに入力される。例文帳に追加

Input data X are branched to two, and one input data are input through the half wave rectifying circuit 1a to the adder 3a, and the other input data are input through the half wave rectifying circuit 1b to the adder 3a after the code is inverted. - 特許庁

加算器２１９で加算された制御電圧はＶＣＯ２１３に入力されＶＣＯ２１３の発振周波数を制御する一方、分岐されてＡ／Ｄコンバータ２０７へ入力される。例文帳に追加

A control voltage added by an adder 219 is inputted to a VCO 213 to control the oscillation frequency of the VCO 213, branched and inputted to an A/D converter 207 on the other hand. - 特許庁

分散x1は加算部５３において、予めVQ歪み分散記憶部２７に記憶されているVQ歪みの分散x2と加算され、VQ歪みを考慮した分散xが求められる。例文帳に追加

The variance x1 is added to a variance x2 of the VQ distortion stored beforehand in a VQ distortion variance storage section 27, in an adder section 53, and the variance x with the VQ distortion taken into consideration is calculated. - 特許庁

乗算器１０３から出力された信号は、加算部１０４で加算され、送信無線部１０５で無線送信処理を施され、アンテナ１０６を介して送信される。例文帳に追加

Adder sections 104 sums signals outputted from the multipliers 103, each of transmission wireless sections 105 applies wireless transmission processing to each of the sums, and antennas 106 transmit the processed signals. - 特許庁

両者の出力はそれぞれ帯域通過フィルタ４１０および１０３を経て加算器４０３で加算されＡ／Ｄ変換器４０４によりサンプリングされ、ディジタル処理手段４０５により復調信号Ａ及びＢに分離される。例文帳に追加

An adder 403 sums both outputs via band pass filters 410, 103 respectively, an analog/digital converter 404 samples the sum, and a digital processing means 405 separates the sampled signal into demodulation signals A, B. - 特許庁

前記階調変換ＬＵＴ１３２及び１３４によって階調変換された高感度画像信号及び低感度画像信号はそれぞれ加算器１３６で加算された後、階調変換ＬＵＴ１４０に出力される。例文帳に追加

The high sensitivity image signals and the low sensitivity image signals gradation-converted by the gradation conversion LUTs 132 and 134 are respectively added in an adder 136 and then outputted to a gradation conversion LUT 140. - 特許庁

次いで、サンプル・アンド・ホールド回路３６によって、加算器３５による信号Ｆ１とＦ２との加算信号ＡＤＤのピーク値がサンプリングされ、変換先周波数ｆ_ＯＵＴの信号が出力される。例文帳に追加

Subsequently, a peak value of a summed signal ADD between the signals F1 and F2 by an adder 35 is sampled by a sample-and-hold circuit 36, and a signal of a conversion destination frequency f_OUT is output. - 特許庁

入力端子２１に入力されたＬチャネル信号はそのまま加算器２４に入力され、入力端子２２に入力されたＲチャネル信号はオールパスフィルタ２３を通過した後、加算器２４に入力される。例文帳に追加

The L channel signal input to the input terminal 21 is input to an adder 24 as it is, and the R channel signal input to the input terminal 22, after passing an all pass filter 23, is input to the adder 24. - 特許庁

無線信号と雑音信号は信号加算手段３で加算され、ＡＤ変換手段４によってデジタル信号に変換されて信号処理手段５でデジタル処理された後に復調信号が出力される。例文帳に追加

The signal summing means 3 sums the wireless signal and the noise signal, an A/D converter means 4 converts the sum into a digital signal, and a signal processing means 5 digitally processes the digital signal and thereafter a demodulation signal is output. - 特許庁

２値化対象の多値画素データは加算器３８にて、着目画素位置に分配された誤差と乱数ＲＮＤが加算され、画素データＰｘｙとしてセレクタ３７に供給される。例文帳に追加

An error distributed to a pixel of interest position and random numbers RND are added to a multivalue image data as a binarization target in an adder 38, and the multivalue image data are supplied as pixel data Pxy to a selector 37. - 特許庁

この連チャン待機状態で大当りであると判定された場合には連チャン状態が再設定され、ＭＮ１の値が続きから加算され、ＭＮ２の値が初期値から加算される。例文帳に追加

When it is determined to be the jackpot under the continuous-winning standing-by state, the continuous-winning state is reset, the value of the MN1 is added from the subsequent value, and the value of the MN2 is added from the initial value. - 特許庁

Ａ／Ｄ変換器２にてディジタルに変換された音声信号は、二つに分岐され、一方はそのまま加算器４に出力され、他方は第１のボルテラフィルタ３を介して加算器４に入力される。例文帳に追加

A sound signal converted into digital by an A/D converter 2 split into two parts, one of them is outputted to an adder 4 as it is and the other is inputted to the adder 4 by way of a first Volterra filter 3. - 特許庁

最小値回路３５と最大値回路３８の出力信号は、乗算回路３９において乗算され、また、加算回路４０において加算される。例文帳に追加

A multiplier circuit 39 multiplies an output signal from a minimum value circuit 35 with an output signal from a maximum value circuit 38 and an adder circuit 40 sums the output signals from the minimum value circuit 35 and the maximum value circuit 38. - 特許庁

先行指令値出力器３０から出力された先行指令値Ｚは、既設の制御装置１１の加算器１７で、操作基準量Ｘｂと加算され、操作量Ｘとして設備１０に出力される。例文帳に追加

The pre-command value Z outputted from a pre-command value output device 30 is added to the manipulated reference variable Xb by an adder 17 of the already installed control equipment 11 and is outputted as the manipulated variable X to the facilities 10. - 特許庁

加算器１１５１で加算された光強度はバンドパスフィルタ１１５２でノイズを除去された後、コンパレータ１１５３で、０レベルを基準に２値化され、その２値化された信号がＰＬＬ回路１１７へ送られる。例文帳に追加

The light intensity added by the adder 1151 is binarized in a comparator 1153 based on 0-level after the noise is removed by a band-pass filter 1152, then this binarized signal is transmitted to a PLL circuit 117. - 特許庁

検出された各位相誤差は加算器２７、２８により加算され、増幅器２９により増幅された後、第一及び第二利得制御増幅器３０、３１に制御信号として送られる。例文帳に追加

Adders 27, 28 sum detected phase errors and the sum are fed to an amplifier 29, outputs of the amplifier 29 are fed to 1st and 2nd gain control amplifiers 30, 31 as their control signals. - 特許庁

入力多値画像値Ｉｎに誤差値ｄＩｎが加算器１００により加算されたＩｎ＋ｄＩｎが多値誤差拡散出力値発生器１０１に入力されると、入力値に応じた多値誤差拡散出力値Ｏｕｔを出力する。例文帳に追加

Upon receiving an input multi-valued image value In added with an error value dIn by an adder 100, a multi-valued error diffusion output value generator 101 outputs a multi-valued error diffusion output value Out corresponding to the input value. - 特許庁

発信カウント手段１４は発信先識別手段１３で発信先が識別されると、発信回数に１を加算し、その加算されたカウント値を時間毎カウント記憶手段１５に記憶させる。例文帳に追加

A transmission count means 14 adds 1 to the number of transmission times when a transmission destination identification means 13 identifies a transmission destination, and stores the added count a time dependent count storage medium 15. - 特許庁

加減算手段１０５はチップ情報の配列が逆拡散データの配列と一致したとき第１加算系統と第２加算系統とにプラス電流信号のみの加算電流とマイナス電流信号のみの加算電流とが得られるように、参照データの順次転送により接続状態を順次切り替える。例文帳に追加

The means 105 successively switches the connected state by successively transferring reference data, so that a summed current of plug current signals only and a summed current of minus current signals only are obtained respectively in first and second adding systems when the arrangement of chip information agrees with that of inverse diffusion data. - 特許庁

記憶部４１，…，４ｎに記憶された２値信号は加算カウント部５で加算され前記コンパレータ１ に入力された高周波信号の周期情報として出力される。例文帳に追加

The binary signals stored in the storage parts 41-4n are added in an addition counting part 5 to be output as period information of the high-frequency signal input into the comparator 1. - 特許庁

フーリエ変換された画像情報は、加重加算部２０５で前記係数で加重加算され、さらにＦＦＴ演算部２０４で逆フーリエ変換されて合成画像情報が得られる。例文帳に追加

A weight sum adder section 205 applies weight sum addition to the image information subjected to Fourier transform, by using the coefficient and the FFT arithmetic section 204 applies inverse Fourier transform to the result, to obtain composite image information. - 特許庁

選択出力された走査線信号は係数器１８、１９によって補間係数（１−ｋ）、ｋが乗じられ、加算器２０によって加算されて変換後の走査線信号として出力される。例文帳に追加

Coefficient units 18, 19 multiply interpolation coefficients (1-k), k with the selectively outputted scanning line signal, an adder 20 sums the multiplied scanning line signals to provide the output of the scanning line signal, after the conversion. - 特許庁