「概略配線」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

配線手段２０４は、配置手段２０３の配置結果から概略の配線位置を決定し、概略の配線位置を基に詳細な配線位置を決定する。例文帳に追加

A wiring means 204 determines a rough wiring position from an arrangement result of an arrangement means 203, and determines a fine wiring position based on the rough wiring position. - 特許庁

ステップＳ５、６において、配線用ダミーセルにより生成された配線領域を用いて、概略配線および詳細配線を行う。例文帳に追加

In steps S5, 6, a rough wiring and a detailed wiring are carried out using the wiring region generated by the dummy cell for wiring. - 特許庁

概略配線長増減予測装置及び集積回路の初期配置決定装置例文帳に追加

SCHEMATIC WIRING LENGTH INCREASE/DECREASE FORECASTING DEVICE AND INITIAL LAYOUT DECIDING DEVICE OF INTEGRATED CIRCUIT - 特許庁

ピン接続箇所のデザインルール違反を可能な限り生じないように概略配線を行う。例文帳に追加

To perform outline wiring so as not to violate the design rules of pin connecting parts as much as possible. - 特許庁

標準セルの配置、概略配線を行った後、詳細配線を行って一旦レイアウトを完了する前の段階で、標準セルの配置情報および概略配線情報を使用してノイズの解析を行う。例文帳に追加

After a standard cell is arranged and substantial wiring is performed, detail wiring is performed, and noise is analyzed by using the arrangement information of the standard cell and substantial wiring information in a step before the layout is completed once. - 特許庁

割り付けられた概略配線経路に基づき、詳細配線工程１０７で詳細配線経路を決定する。例文帳に追加

In a detailed wiring process 107, a detailed wiring route is decided, based on the allocated outline wiring route. - 特許庁

各領域の１辺長が所定長さ以下となったら，そのときの経路を各配線の概略配線経路とする（Ｓ１０６）。例文帳に追加

When one side length in each area becomes the predetermined length or less, the path at that time is used as a rough wiring path of the each wire (S106). - 特許庁

次に、前記概略配線経路に基づいて新たなルールに適合した詳細配線を行った後、コンパクション処理を行う。例文帳に追加

Then detailed wiring adapted to the new rule is carried out according to the approximate wiring paths and then compaction processing is carried out. - 特許庁

リージョンやマクロブロックの座標値を規定した概略フロアプラン５０とネットリスト１０を使用してブロック間信号の概略配線を行い（Ｓ５２）、概略配線の結果得られる配線容量，抵抗５６に基づいてネットリスト１０に仮リピータを挿入し（Ｓ５８）、仮リピータ挿入の結果に基づいてセルの配置を行う（Ｓ６２）。例文帳に追加

The method implements global routing for signals among blocks by using a global floor plan 50 that specifies the coordinates of region and macro-block and the net list 10 (S52), inserts a temporary repeater into the net list 10 on the basis of wiring capacitance and resistance 56 (S58), and layouts a cell based upon an insertion result of the temporary repeater (S62). - 特許庁

冷却板１１ａ，１１ｂに、概略配線の形成領域に対応して、他の領域より放射率の高い異放射率領域を設ける。例文帳に追加

Different emissivity regions having higher emissivities than other regions is provided on the cooling plates 11a and 11b in correspondence to a formed region of rough wiring. - 特許庁

これにより全体の概略配線経路を図形として直感的に容易に視認することができ設計効率が上がる。例文帳に追加

Thus, it is possible to intuitively and easily visualize the whole rough wiring route as graphics, and to increase design efficiency. - 特許庁

論理ゲート修正部３は、論理平坦化部４と、論理構造化部５と、中継バッファ挿入部６と配置・概略配線部７とを有する。例文帳に追加

The logical gate correction part 3 comprises a logical smoothing part 4, a logical construction part 5, a relay buffer insert part 6, and an arrangement/outline wiring part 7. - 特許庁

概略配線処理および詳細配線処理を行う際には、配線要求に対する信号遷移係数の値が大きなものから順番に配線経路を決定する。例文帳に追加

When performing rough wiring processing and detailed wiring processing, a wiring route is determined in order from a greatest value of the signal transition coefficient corresponding to a wiring request. - 特許庁

半導体集積回路の自動配置配線方法は、概略配線において、配置まで終了した設計情報に基づき、ビア形状／個数を考慮しながら配線経路を決定するステップと、概略配線探索単位ごとに使用配線本数を見積もるステップと、その結果を検証するステップを備えるようにした。例文帳に追加

Automatic layout and wiring method of a semiconductor integrated circuit is provided with a step for deciding a wiring route, while a via shape and the number of vias are considered based on information, where layout design is terminated in outline wiring, a step for estimating the number of use wirings for each outline wiring search unit and a step for verifying the result. - 特許庁

その後、狭い配線可能領域１２ａに、概略配線によりその領域に割り当てられた複数の配線からなり、各配線の順序が配線方向に対して垂直な方向から見て一定であるバス配線１７を発生させる（ステップＳＴ１１）。例文帳に追加

Thereafter the narrow wiring possible area 12a consists of a plurality of wiring assigned to the area by the substantial wiring, and bus wiring 17 being constant by seeing the order of each wiring from the vertical direction for the wiring direction is produced (step ST11). - 特許庁

支持表面は、プリント配線シートを該プリント配線シートの主表面がサスペンションの長手方向主表面に概略平行に伸長するように、プリント配線シートを支持する。例文帳に追加

The support surface supports the printed wiring sheet, such that the printed wiring sheet is elongated substantially in parallel to the longitudinal main surface of the suspension by the main surface of the printed wiring sheet. - 特許庁

次にゲートの詳細配置を決定した後に、対象ブロック間ネットについて設定された概略配線経路内を通過するという条件の下に自動詳細配線を行う。例文帳に追加

Next, automatic detailed wiring is performed under a condition that the object inter-block net passes through the rough wiring path which has been set after deciding detailed arrangement of a gate. - 特許庁

本発明は、集積回路の初期配置決定方式に関し、概略配線長をより正確に算出し、各ネットの配線長制約を守れるようにすることを目的とする。例文帳に追加

To accurately calculate a schematic wiring length and to abide by wiring length restriction of each net regarding an initial layout deciding method of an integrated circuit. - 特許庁

複数ページの図面を有しうるハードコピーの形態で提示される配線系統を表わす概略図を用いて使用配線の取り替え及び設置を行う保守作業を効率よく行う。例文帳に追加

To efficiently perform a maintenance work for replacing and installing used wiring by using a schematic diagram representing a wiring system to be presented in a form of a hard copy which can include a drawing of a plurality of pages. - 特許庁

本発明は、集積回路の初期配置決定方式に関し、概略配線長をより正確に算出し、各ネットの配線長制約を守れるようにすることを目的とする。例文帳に追加

To preserve the wiring length constraint of each network by more accurately calculating global routing length with respect to the initial wiring deciding system of an integrated circuit. - 特許庁

複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部１１、及びプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部１２を備える。例文帳に追加

This automatic design device is provided with a layout information preparing part 1 for arranging a plurality of delay cells by folding them multiple times by using delay cell layout having a plurality of transistor patterns and an rough wiring part 12 for carrying out the rough wiring of the plurality of delay cells by deciding the deviation of the inter-gate capacity of each of the plurality of transistor patterns from the process information. - 特許庁

既存集積回路の配線経路情報を保存し、前記集積回路を構成する素子図形のシュリンク処理を行い、前記配線経路情報に基づいて前記シュリンク処理された素子間を接続する概略配線経路を生成する。例文帳に追加

Wiring path information on an existent integrated circuit is saved, shrink processing for device figures constituting the integrated circuit is performed, and approximate wiring paths connecting devices after the shrink processing are generated according to the wiring path information. - 特許庁

横断面形状が概略長方形の導電性プラグ１５は上層Ａｌ配線層１４と下層Ａｌ配線層１３間に接続されるが、導電性プラグ１５は下層Ａｌ配線層１３から半分の長さがはみ出すように形成される。例文帳に追加

Each conductive plug 15 of the cross-sectional form of almost a rectangle is connected between each upper Al wiring layer 14 and each lower Al wiring layer 13, but the plug 15 is formed in such a way that the half length of the plug 15 squeezes out from the layer 13. - 特許庁

概略配線工程で得られたタイミング検証結果から各ネット毎のタイミング余裕情報を抽出して記憶手段に記憶するステップと、前記タイミング余裕情報を基に、各ネットの配線幅を最適化して詳細配線処理を行うステップと、含む。例文帳に追加

The method for wiring the semiconductor integrated circuit comprises a step of extracting timing marginal information of each net from a timing verifying result obtained in a substantially wiring step and storing in a memory means, and a step of optimizing a wiring width of each net based on the timing marginal information to conduct a detailed wiring process. - 特許庁

次に、仮想ブロックピン４１１を、要特性統一ネットのブロックピン群に生成し、一般的な配線アルゴリズムを用いて、仮想ネット４１０と通常ネット４０９とについて同時に概略配線および詳細配線を実施する。例文帳に追加

Subsequently, a block pin group of the net requiring integration of characteristics is generated from virtual block pins 411 and then rough routing and detail routing are carried out simultaneously for the virtual net 410 and a normal net 409 using a general routing algorithm. - 特許庁

概略三角形状の絶縁物を、窒化珪素膜１０８で被覆されたゲイト電極およびそれの延長の配線１０５、１０６の側面に形成する。例文帳に追加

Almost triangular insulator are formed at a gate electrode coated with a silicon nitride film 108 and on both sides of wires 105, 106 extending from the electrode. - 特許庁

プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置を提供する。例文帳に追加

To provide an automatic design device which can design a semiconductor integrated circuit having satisfactory characteristics by carrying out rough wiring under the consideration of process information. - 特許庁

また、セル配置後の概略配線経路の決定時の抵抗・容量ネットワークを用いることにより、ＬＳＩ設計の早期段階でクロストークの影響を解析する。例文帳に追加

Also, the effect of the cross talk can be analyzed in the early stage of LSI design by using the resistance capacity network in deciding rough wiring paths after cell arrangement. - 特許庁

この解析の結果を判定し（Ｓ１０５）、クリティカルパスがある場合には配置処理工程１０２に処理を戻し、クリティカルパスがない場合に処理を次の改良概略配線工程１０６に移行させる。例文帳に追加

The results of this analysis are decided (S105), processing is returned to an arrangement processing process 102 when there is a critical path, and the processing is shifted to the next improvement outline wiring process 106 when no critical path exists. - 特許庁

駆動素子２を複数のプリント基板１に分割して実装し、半導体レーザ装置３の近傍に駆動素子２を配置することで、駆動素子２からレーザ素子４に至る配線機構５を概略等長とした。例文帳に追加

The drive elements 2 are mounted by dividing into a plurality of printed boards 1, and the drive elements 2 are arranged near semiconductor laser devices 3, respectively, and thereby lengths of the wiring mechanisms 5 from the drive elements 2 reaching the laser elements 4 are almost equal to each other. - 特許庁

信頼できる概略経路に対してラッツネストで目標点をナビゲートし、最終的に作業者の意図した経路に近い配線を作成することを目的とする。例文帳に追加

To generate wiring close to a path that an operator intends finally by navigating a target point to a reliable outline path with a rat nest. - 特許庁

グリッド設定部４０において様々なグリッド間隔を設定した後、これら各グリッド間隔に従って配置の終了した機能セル間の仮の結線を概略配線部２２にて行う。例文帳に追加

After various grid pitches are set in a grid setting section 40, trial wiring between the functional cells that have finished placement in accordance with each of the grid pitches is performed in a rough wiring section 22. - 特許庁

経路交差抽出手段２２は、領域抽出手段２１により選択された領域内に存在する概略配線経路の交差を示す交差情報を抽出する。例文帳に追加

A route intersection extraction means 22 extracts intersection information indicating intersections of rough wiring routes which exist in an area selected by an area extraction means 21. - 特許庁

配線の負荷を見積もった上で概略配線を行ない、クロストーク等の悪影響が抑制されたレイアウト設計を短時間で行なうことが可能なレイアウト設計方法、レイアウト設計プログラム、およびレイアウト設計装置を提供すること。例文帳に追加

To provide a layout design method, a layout design program and a layout design device capable of performing layout design in a short time while suppressing a bad effect of cross-talk or the like by performing rough wiring after estimating the load of wiring. - 特許庁

携帯型電子機器であって、ケーシングと、ケーシング内に収容された金属製メインフレーム２４と、ケーシング内にメインフレーム２４と概略平行に収容されたプリント配線板２６と、プリント配線板２６に搭載された発熱部品２８とを含んでいる。例文帳に追加

This portable electronic equipment includes a casing, a metallic main frame 24 which is put in the casing, a printed wiring board 26 which is put in the casing almost in parallel to the main frame 24, and the heat- generating component 28 which is mounted on the printed wiring board 26. - 特許庁

そして、遷移頻度カード１０３と概略配置・配線情報１０４とを入力として、隣接パスに対する遷移頻度比率ができるだけ小さくなるように、当該パスと隣接するパスの配線順序を組み替えて修正配置・配線情報１０５とし、これに基づいてレイアウト１０６を作成する。例文帳に追加

Then, the transition frequency card 103 and outline disposition/wiring information 104 are inputted, and corrected disposition/wiring information 105 is formed by rearranging the wiring order of the pass and the adjacent pass so that the transition frequency ratio to the adjacent pass is reduced as much as possible and the layout 106 prepared based thereon. - 特許庁

図１に示すように、本実施の形態１に係る半導体装置は、金属板２４と低融点金属２５と絶縁層２６と埋込スルーホール１７と半田ボール２０と配線パターン２２と金属バンプ２３と封止樹脂１９と絶縁体カバーレジスト２１と半導体チップ１８とで概略構成される。例文帳に追加

The semiconductor device in an embodiment generally includes a metallic plate 24, a low melting-point metal 25, an insulating layer 26, a buried through-hole 17, a solder ball 20, a wiring pattern 22, a metallic bump 23, a sealing resin 19, an insulator cover resist 21, and a semiconductor chip 18. - 特許庁

必要な情報を入力し（Ｓ１０１）、全セルの自動配置を行い（Ｓ１０２）、全ネットの初期概略配線を実行し（Ｓ１０３）、遅延解析工程１０４で各パスの遅延時間を計算し、各パスの遅延制約値を違反するクリティカルパスを抽出する。例文帳に追加

Necessary information is inputted (S101), all cells are automatically arranged (S102), the initial outline wiring for the entire net is carried out (S103), the delay time of each path is calculated in a delay analysis process 104, and a critical path violating the delay constraint value of each path. - 特許庁

本発明は、主に絶縁表面を有する基板上において、液滴吐出法によって配線材料等を直接パターニングを行うに際し、下層部とのコンタクトを形成する開口部が設けられた絶縁膜上に、液滴吐出法により導電性組成物よりなる液滴を滴下することで少なくとも前記開口部を含む位置に配線を作製し、前記配線が作製された基板に加熱処理を行うことで、前記開口部上の前記配線の表面位置とそれ以外の部分の前記配線の表面位置における高さを概略一致させ、かつ前記開口部を充填することを特徴とする。例文帳に追加

Heating the substrate on which the wiring is formed, heights in the surface positions of the wiring on the openings and the surface positions of the wiring on the other parts are approximately equalized, and the openings are filled in. - 特許庁

半導体集積回路チップのフロアプランを決定した後に、このフロアプランとこれを覆うような格子線を表示し、対象とするブロック間ネットが通過する隣接格子線で囲まれた単位座標領域（格子領域）とその順序が指示されたとき、その格子領域の座標値と通過順序を概略配線経路として設定する。例文帳に追加

A floor plan and such grid lines that covers the floor plan are displayed after deciding the floor plan of a semiconductor integrated circuit chip, and when unit coordinate areas (grid area) surrounded with adjacent grid lines where an inter-block net being an object passes through and their sequences are instructed, the coordinates values and passing sequences of the grid areas are set as a rough wiring path. - 特許庁

手段Ａ５は、ゲートシミュレーション結果データから求まる信号変化率の高いネットについて、概略配線結果データにより、一定値以上の長さに渡り経路方向が同一で周波数が異なるネットの有無を検出し、これが存在した場合にはクロストークを起こす、または起こす可能性があると判断・定義する。例文帳に追加

The means A5 detects the presence or absence of the nets having the same routing direction over a predetermined length or more, but being different in frequency on the basis of the rough wiring result data, and determines and defines the occurrence, or the possibility of the occurrence of the crosstalk when the presence of the nets is detected. - 特許庁