「消去チャネル」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。例文帳に追加

To provide a semiconductor element dramatically scaling back the channel length, and a manufacturing method thereof, by manufacturing a high-performance transistor and a memory cell which exhibit highly intense program/deletion efficiency and reading speed, permit low operation voltages and have ultra-small gate feature and an entire size. - 特許庁

不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート２２及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向する消去ゲート１０と、を備える。例文帳に追加

The nonvolatile semiconductor storage has: a semiconductor substrate 1; a control gate 22 and a floating gate 3 formed side by side on a gate insulation film on a channel region in the semiconductor substrate 1; and an erasure gate 10 that faces an upper surface FUS of the floating gate 3. - 特許庁

端子２１_1より受話信号は遅延回路４２_1で５〜１０ミリ秒程度遅延され、損失回路４３_1で１５ｄＢ程度損失が与えられて、端子２１_2よりの受話信号と合成されて多チャネルエコー消去部４１へ供給される。例文帳に追加

A received telephone signal from a terminal 21_1 is delayed by about 5 to 10 milliseconds by a delay circuit 42_1, given a loss of about 15 dB by a loss circuit 43_1, synthesized with a received telephone signal from a terminal 21_2, and then supplied to a multi-channel echo canceling unit 41. - 特許庁

強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。例文帳に追加

To provide a semiconductor element dramatically scaling back the channel length and a manufacturing method thereof, by manufacturing a high-performance transistor and a memory cell which exhibit highly intense program/deletion efficiency and a reading speed, permit low operation voltages, and have ultra-small gate feature and an entire size. - 特許庁

この発明の多チャネルエコー消去装置は、Ｎ個（Ｎ≧２）の第１周波数分析部と、第２周波数分析部と、Ｎ個の音響結合量計算部と、Ｎ個のエコーパワー計算部と、類似度係数計算部と、ゲイン計算部と、乗算部と、周波数合成部とを具備する。例文帳に追加

The multi-channel echo canceling apparatus comprises N pieces (N≥2) of first frequency analyzers, a second frequency analyzer, N pieces of acoustic coupling amount calculators, N pieces of echo power calculators, a similarity coefficient calculator, a gain calculator, a multiplier and a frequency synthesizer. - 特許庁

強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。例文帳に追加

To provide a semiconductor element allowing channel length to be dramatically scaled by manufacturing a high-performance transistor and a memory cell exhibiting strong program/erasure efficiency and reading speed, and having a very small gate shape and a total size allowing a low operation voltage; and a manufacturing method thereof. - 特許庁

チャネルを形成するトランジスタ動作をさせなくてもデータの書き込み，消去および読み出しの全ての動作が可能で、そのためセル面積縮小に有利で、しかも微細化しても特性が低下しにくい新規なセル構造を提案する。例文帳に追加

To propose a novel cell structure in which all the operations of writing, erasing and reading of data can be conducted, even without operating a transistor for forming a channel and therefore characteristics are hardly lowered even by microminiaturization with advantage in reduction of a cell area. - 特許庁

強力なプログラム/消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device that can dramatically scale a channel length by manufacturing a high-performance transistor that has powerful program/erasure efficiency, read speed, and an extremely small gate shape and entire size for allowing a low operating voltage, and a memory cell, and to provide a method for manufacturing the semiconductor device. - 特許庁

これによって、消去動作の間に、ソース領域およびドレイン領域の各々にホール注入ピークが示されるようになり、また、ソース領域およびドレイン領域の間の電圧差によって、チャネル側面方向へのホール注入成分が追加されて、全体的に均一かつ速い消去動作が可能になる。例文帳に追加

Consequently, during the erase operation, a hole injection peak is indicated in each of the source and drain regions, and a hole injection component is added in the channel lateral surface by the difference in voltage between the source and drain regions, resulting in enabling a uniform and high-speed erase operation. - 特許庁

不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート２２及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向し全体がその上面ＦＵＳよりも上に位置する消去ゲート１０と、を備える。例文帳に追加

The nonvolatile semiconductor storage comprises a semiconductor substrate 1; a control gate 22 and a floating gate 3 formed side by side on a gate insulation film on a channel region in the semiconductor substrate 1; and an erasure gate 10 that faces an upper surface FUS of the floating gate 3 and is positioned above the upper surface FUS as a whole. - 特許庁

電荷捕獲構造内の負の電荷を低減する第１のバイアス装置と、ゲートと電荷捕獲構造との間、および電荷捕獲構造とチャネルとの間に、平衡電荷トンネリングを誘起する傾向がある第２のバイアス装置を含む、低しきい値状態を確立するために第１の手順（通常は消去である）を適用するステップを含むメモリ・セルを動作させるための方法。例文帳に追加

A method of operating a memory cell, having a first biasing device for reducing a negative charge in a charge capture structure, and a second biasing device which has the tendency of inducing a balanced charge tunneling between a gate and the charge capture structure and between the charge capture structure and a channel, and comprising the step of applying a first procedure (normally elimination) for establishing a low threshold state. - 特許庁

抵抗Ｒ１を接続することによって、しきい値電圧が低い過消去状態のメモリセルにおいて流れるチャネル性リーク電流が自己調整的に抑制され、一括した書戻し対象のメモリセルにおいて、サブスレッショルドＣＨＥを発生させるための高電界領域を形成するのに必要な高電位のドレイン電圧を供給するチャージポンプ回路の出力電圧が確保される。例文帳に追加

a leak current in channel flowing in a memory cell of an over erasing state of which the threshold voltage is low is suppressed in a self-adjustment way by connecting the resistor R1, in a memory cell being an object of batch rewriting, output voltage of a charge pump circuit supplying drain voltage of a high potential required for forming a high electric field region for generating sub-threshold CHE is secured. - 特許庁

半導体素子は、ソース領域とドレイン領域が形成された半導体基板と、上記ソース領域とドレイン領域との間に形成されてプログラム及び消去状態によってチャネルを形成し、上記ソース領域とドレイン領域との間の電流の流れを制御するフローティングゲートと、印加される電圧によって上記フローティングゲートのプログラム及び消去状態を決定するトンネリングゲートとを含んで構成される。例文帳に追加

The semiconductor device includes: a semiconductor substrate with a source region and a drain region formed thereon; a floating gate formed between the source region and the drain region to form a channel based on a programming and an erasing conditions and to control a current flow between the source region and the drain region; and a tunnelling gate to determine the programming and the erasing conditions in the floating gate based on an applied voltage. - 特許庁

データを電気的に書き込み・消去可能なＥＥＰＲＯＭ等の不揮発性メモリにおいて、前記メモリを構成する各メモリセルが、半導体基板に形成されたソース／ドレイン領域２３a、２４a、２３b、２４ｂと、前記半導体基板のチャネル領域上に形成されるゲート電極２７と、前記半導体基板と前記ゲート電極２７との間に形成されるシリコン窒化膜を含む３層のゲート絶縁膜２６とを備えている。例文帳に追加

In a nonvolatile memory such as an EEPROM for writing/erasing data electrically, each memory cell constituting the memory has source-drain regions 23a, 24a, 23b and 24b formed on a semiconductor substrate, a gate electrode 27 formed on the channel region of the semiconductor substrate, and a gate insulating film 26 of three layers including a silicon nitride film formed between the semiconductor substrate and the gate electrode 27. - 特許庁

方法は、ＨＡＲＱ（ハイブリッド自動リピート要求）プロセスで伝送されるスケジューリング伝送メッセージを送信する段階と、コンテンション解決タイマーを起動し、ＰＤＣＣＨ（物理ダウンリンク制御チャネル）のモニタリングを開始する段階と、コンテンションベースのランダムアクセスプロセスのコンテンション結果を判定する際、ＨＡＲＱプロセスのバッファの内容を消去し、スケジューリング伝送メッセージの再送を終了させる段階とを含む。例文帳に追加

The method includes the steps of: sending a scheduled transmission message, which applies an HARQ (hybrid automatic repeat request) process for transmission; starting a contention resolution timer and monitoring a PDCCH (physical downlink control channel); and eliminating the content of a buffer of the HARQ process when a contention result of the contention-based random access procedure is determined, to terminate the retransmission of the scheduled transmission message. - 特許庁