「１アドレス命令」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

アドレスバス３上のアドレス信号がブレークアドレスに一致すると、比較器１３によってバッファ１６が制御され、ブレーク命令が命令用データバス５を介してＣＰＵ１に与えられる。例文帳に追加

When an address signal on an address bus 3 coincides with the break address, a comparator 13 controls a buffer 16, and the break instruction is given to a CPU 1 through a data bus 5 for instruction. - 特許庁

命令解析手段１は、読み込んだ命令コードを、命令の種類を示すオペコード, 命令の操作対象レジスタやメモリアドレスを示すオペランドに分解する命令解析を実行し、擬似データキャッシュ格納手段４に命令アドレスと同じアドレスを持つデータが格納されていないかチェックする。例文帳に追加

The instruction analyzing means 1 executes instruction analysis for decomposing the read instruction code into an operation code indicating the kind of the instruction and an operand indicating the register to be operated or memory address of the instruction, and checks whether or not data having the same address as the instruction address are stored in a pseudo data cache storing means 4. - 特許庁

ロード命令が発行されると先ずストアバッファ１において、ロード命令の対象アドレスが格納されているか否かが判定される。例文帳に追加

When a load instruction is issued, whether or not an object address of the load instruction is stored is first judged in a store buffer 1. - 特許庁

シーケンス制御部１はプログラムに従ってアドレスパターン発生命令とデータパターン発生命令とを出力する。例文帳に追加

A sequence control part 1 outputs address and data pattern generation instructions according to a program. - 特許庁

命令解析手段１が、プログラムカウンタの値を擬似レジスタ格納手段５から読み出し、読み出した値を命令アドレスとして、擬似命令キャッシュ格納手段３から命令コードを読み出す。例文帳に追加

An instruction analyzing means 1 reads the value of program counter from a pseudo register storing means 5, and reads an instruction code from a pseudo instruction cache storing means 3 by suing the read value as an instruction address. - 特許庁

命令実行制御装置１１１は、アドレス変換動作を必要とする命令（例えばＬＲＡ命令）の実行時、フラグ１１４が０であれば、本来具備しているアドレス変換装置１１２を起動するが、フラグ１１４が１であれば、アドレス変換ルーチン１０３を起動する。例文帳に追加

At the time of executing an instruction (LRA instruction, for instance) requiring the address conversion operation, an instruction execution controller 111 activates an originally provided address converter 112 when the flag 114 is 0 and activates the address conversion routine 103 when the flag 114 is 1. - 特許庁

マイクロプロセッサ１００は、命令を格納するメモリ３と、フェッチした命令をパイプライン処理するＣＰＵ１と、ＣＰＵ１からの要求アドレスおよびそれに後続する複数のアドレスの命令をメモリ３から先読みして格納するプリフェッチバッファ２とを備える。例文帳に追加

The microprocessor 100 includes a memory 3 having instructions stored therein, a CPU 1 for performing pipeline processing of fetched instructions, and a prefetch buffer 2 which reads ahead instructions in a request address from the CPU 1 and a plurality of following addresses from the memory and stores them therein. - 特許庁

命令実行ユニット１は、命令キャッシュ２からprefetch命令を読み出して、プリフェッチ対象アドレスがプリフェッチ機構６及びデータキャッシュ３に伝えられる。例文帳に追加

An instruction executing unit 1 reads a prefetch instruction from an instruction cache 2 and a prefetch object address is reported to a precfetch mechanism 6 and a data cache 3. - 特許庁

プログラムＲＡＭ２は、複数の命令を複数のエリアに各々記憶し、プログラムカウンタ１から出力されるアドレスデータＡＤＲにより指定されたエリア内の命令を命令デコーダ３に供給する。例文帳に追加

A program RAM 2 stores a plurality of instructions in the plurality of areas respectively and supplies the instruction in the area specified by the address data ADR output from the program counter 1 to an instruction decoder 3. - 特許庁

演算処理装置１は、ロード命令およびストア命令の命令コード中、アドレス指定フィールドの上位側において、メモリアクセスモードを指定可能である。例文帳に追加

An arithmetic processor 1 is capable of designating a memory access mode on the host side of an address designation field in the instruction codes of a load instruction and a store instruction. - 特許庁

プリフェッチバッファ２は命令キャッシュ３でミスヒットした場合にＣＰＵコア６からの要求アドレスに対応する命令データを外部メモリ１から読み出して格納すると共に要求アドレスに対応した命令をＣＰＵコア６へ出力する。例文帳に追加

If a mishit occurs in the instruction cache 3, a pre-fetch buffer 2 reads from an external memory 1 and stores instruction data corresponding to an address requested from the CPU core 6, as well as outputs to the CPU core 6 the instruction corresponding to the requested address. - 特許庁

アドレス解析回路（４）は、ステータス信号とアドレス情報に基づいて、ＣＰＵ（１）からメモリー（２）への命令読み出し用アクセスがアイドルタスク固有のメモリーアドレスに対してなされているか否かを判断することにより、ＣＰＵが実行している命令がアイドルタスクかどうかを判断する。例文帳に追加

An address analyzing circuit (4) judges whether or not an instruction being executed by a CPU is an idle task by judging whether or not instruction read access from the CPU (1) to a memory (2) is performed to the memory address unique to the idle task according to a status signal and address information. - 特許庁

ベクトル処理装置に具備する追い越し制御回路１は、入力命令として第１命令を格納する第１格納部６１と、第２命令を格納する第２格納部６１と、第３命令であるベクトルロード命令を格納するベクトルロード命令格納部２２と、アドレス領域格納部５５、５６とを具備する。例文帳に追加

The passing control circuit 1 provided in the vector processor is provided with a first storage part 61 which stores a first instruction as an input instruction, a second storage part 61 which stores a second instruction and a vector load instruction storage part 22 which stores a vector load instruction which is a third instruction and address area storage parts 55, 56. - 特許庁

この構成によれば、増減値記憶装置制御部２により増減値記憶装置１からアドレス更新に必要な増減値を順次読み出し、アドレス値を更新することによって、複雑なアドレス更新を行なう際、処理装置６の処理量を単純なアドレス更新の際と同じ処理量で実現でき、かつ命令コードのビット幅および命令コード数を増加することなく実現できる。例文帳に追加

In the case of executing complicated address updating in the above constitution by successively reading out increased/decreased values necessary for address updating from the storage device 1 by the control part 2 and updating address values, the complicated address updating can be realized by the same processing quantity of a processor 6 as that of simple address updating without increasing the bit width of an instruction code and the number of instruction codes. - 特許庁

ＣＰＵ１がプログラム格納部２に格納されているプログラムを実行しているときに、命令アクセス検出部３は、ＣＰＵ１がプログラムの命令部位にアクセスしたことを検出し、その命令のアドレスを相関推定部６に供給する。例文帳に追加

When a CPU 1 executes the program stored n a program storage part 1, a command access detection part 3 detects the access of the CPU 1 to the command portion of the program, and supplies the address of this command to a correlation estimation part 6. - 特許庁

命令実行ユニット１はプリフェッチアドレスをプリフェッチ機構６に渡すだけで、キャッシュプリフェッチの処理を終了して次の命令の処理を開始する。例文帳に追加

The instruction executing unit 1 only sends the prefetch address to the prefetch mechanism to end processing of cache prefetch, then processing of the next instruction is started. - 特許庁

プロセッサ（CPU）４からのソフトウエア命令にて、バス中継器１におけるアドレス範囲の設定を任意に行い、設定したアドレス範囲の独立したタイミング設定を行う。例文帳に追加

Concerning this timing setting system, the address range of a bus repeater 1 is arbitrarily set according to a software instruction from a processor (CPU) 4 and performs independent timing setting within the set address range. - 特許庁

該第一テーブルエントリは、（１）第一新命令、及び（２）ＲＯＭ内のコードの該少なくとも一部の第一パッチ済ＲＯＭアドレスを識別する第一パッチアドレスを包含している。例文帳に追加

The first table entry contains (1) the first new instruction, and (2) a first patch address identifying a first patched ROM address of the at least a portion of the code in the ROM. - 特許庁

情報処理装置１が有するＣＰＵ１０は、アドレス空間へのアクセス命令の実行に基づいてアクセス先を指定するための第１のアドレス情報を含むアクセス要求を出力する。例文帳に追加

A CPU 10 of an information processor 1 outputs an access request including a first address information to specify an access destination based on an execution of an access command to an address space. - 特許庁

分岐に先駆けて分岐先レジスタ設定命令が実行されると、デコーダ１は分岐先レジスタ設定信号３０を出力し、分岐先命令メモリ５１より読み出された分岐先命令５３と分岐先アドレス５２を分岐先レジスタ５０に格納する。例文帳に追加

When a branch destination register setting instruction is executed before the branching, a decoder 1 outputs a branch destination register setting signal 30 and stores a branch destination instruction 53 that is read out of the memory 51 and a branch destination address 52 in the register 50. - 特許庁

プロセッサは、命令メモリ１と、フェッチ・ユニット２と、デコード・ユニット３と、後述するリネーム命令を実行するリネーム制御ユニット(RCU)４と、リネーム制御レジスタ(RCR)５と、物理アドレスと論理アドレスとの対応関係を記憶するレジスタファイル６と、デコードした命令を実行する演算処理ユニット(ALUs)７とを備えている。例文帳に追加

This processor is provided with an instruction memory 1, a fetch unit 2, a decode unit 3, a rename control unit(RCU) 4 for executing a rename instruction to be described later, a rename control register(RCR) 5, a register file 6 for storing a correspondence relation of a physical address and a logical address and an arithmetic processing unit(ALUs) 7 for executing a decoded instruction. - 特許庁

このソースプログラムをコンパイルして得られるオブジェクトプログラムを実行する中でＣＰＵがトレース命令を実行したときには、ＣＰＵは、その命令が指定する汎用レジスタ内のデータと、そのトレース命令の命令アドレスと、トレースコマンドとを、ＣＰＵとキャッシュユニット１１１との間に設けられた内部バス群１０に供給する。例文帳に追加

At the time of executing a certain trace instruction during the execution of an object program obtained by compiling the source program, a CPU 110 supplies data stored in a general register specified by the instruction, the instruction address of the trace instruction and a trace command to an internal bus group 10 arranged between the CPU 1 10 and a cache unit 111. - 特許庁

消去すべき領域のアドレス情報をテーブル３００に格納した後、制御プロセッサ(MPU)４は、磁気ディスク制御装置(HDC)５に命令終了報告の設定を施し、磁気ディスク制御装置(HDC)５からホスト１に対して消去命令の終了報告を行う（ステップ２０４）。例文帳に追加

After storing the address information of the area to be erased in the table 300, the control processor (MPU) 4 applies setting of command termination report to a magnetic disk control unit (HDC) 5, and carries out the termination report of the erase command to the host 1 from the magnetic disk control unit (HDC) 5 (step 204). - 特許庁

ベクトルプロセッサ１においては、実行されるプログラムＣにおけるロード命令（ＬＷ［８］）からストア命令（ＳＷ［８］）までのサイクル数に相当する数の度数格納用メモリを用意し、それらの記憶領域に固有のアドレスを設定する。例文帳に追加

A vector processor 1 has frequency storing memories corresponding in number to cycles from a Load instruction LW[8] to a Store instruction SW[8] in an executed program C, and sets unique addresses to storage areas. - 特許庁

ヒット信号生成回路２は、デコーダ１によって当該命令コードがフレーム領域をチェックするメモリアクセス命令であると判定され、かつ当該命令コードによってアクセスされるメモリアドレスがフレーム領域テーブル３に設定されるフレーム領域内であれば、ヒット信号を生成して出力する。例文帳に追加

When it is decided that the instruction code is a memory access instruction to check a frame region by the decoder 1, and the memory address to be accessed by the instruction code is within a frame region set by a frame region table 3, a hit signal generating circuit 2 generates and outputs a hit signal. - 特許庁

コンパイラ２０は、アドレス更新機能付きメモリアクセス命令をサポートするプロセッサ１に対応するように、目的プログラム１２の最適化を行う。例文帳に追加

The compiler 20 optimizes the target program 12 corresponding to a processor 1 which supports a memory access instruction with an address updating function. - 特許庁

この要求信号は、指定された属性を有する画像形成装置のみが、応答信号としてＭＡＣアドレスを情報処理装置１に送信すべき旨の命令を有している。例文帳に追加

This request signal is provided with an instruction showing that only an image formation apparatus having designated attributes should transmit a MAC address as a reply signal to an information processor 1. - 特許庁

照明器具２は、要求命令を含む伝送信号Ｓ１を受信すると、自機の論理アドレスに対応する待機時間が経過した後、パルス波からなる返送信号Ｓ２をコントローラ１に送信する。例文帳に追加

The lighting fixture 2, when receiving a transmission signal S1 including a demand command, transmits a return signal S2 made of a pulse wave to the controller 1, after a standby time corresponding to the own logical address lapses. - 特許庁

ＵＳＢを用いることで、ＰＬＣ（１）の内部バス（１０）は、シリアルインタフェースバスであること、アドレス、データ、命令の各情報をコミュニケーション可能なこと、および電力供給機能を有すること、のすべてを満たす。例文帳に追加

When the USB is used, the inner bus (10) of the PLC (1) satisfies whole conditions, i.e., being a serial interface bus, communicating each kind of information, i.e., an address, data, and an instruction, and having a power supply function. - 特許庁

ACKコントロール２はアドレスポインタ生成回路３，６のカウント数を元にパイプラインバッファ４内の未処理命令数と完了処理数の差を演算してCPU１へのＡＣＫ信号返送を制御する。例文帳に追加

An ACK control 2 arithmetically operates a difference between the unprocessed command number and the completed processing number in the pipeline buffer 4 on the basis of the count number of the address pointer forming circuits 3 and 6, and controls a return of the ACK signal to the CPU 1. - 特許庁

ホスト１が消去命令を発行した場合（ステップ２０１）、制御プロセッサ(MPU)４は、消去すべき領域のアドレス情報をデータ・バッファ６上のテーブル３００（図３参照）に登録する（ステップ２０２）。例文帳に追加

When a host 1 issues the erase command (step 201), a control processor (MPU) 4 registers address information of an area to be erased in a table 300 (refer to Fig. 300) on a data buffer 6 (step 202). - 特許庁

フラッシュメモリ内蔵マイクロコンピュータ３０には、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、アドレスデコーダ５、命令サイクル検出部６、カウンタ７、レジスタ８、及び比較器９が設けられる。例文帳に追加

A microcomputer 30 containing a flash memory includes: the CPU 1; the flash memory 2; the memory (RAM)3; an I/O 4; an address decoder 5; an instruction cycle detecting part 6; a counter 7; a register 8 and a comparator 9. - 特許庁

命令ＲＯＭ１は、１サンプリング周期毎に、前記複数種類の信号処理に対応した相互に重複しない複数種類のオフセットアドレスを発生する。例文帳に追加

An instruction ROM 1 generates a plurality of kinds of offset addresses not duplicated with each other corresponding to signal processing of a plurality of kinds for each sampling period. - 特許庁

キャッシュ・ミスの処理を行う必要がある場合、キャッシュ・ミス用ライト命令１２は書込みアドレスに相当するメインメモリ２１のアドレスからデータを読込むことなく、キャッシュ・ライン２７を書込みデータで更新し、そのライン２７のＶビット２４及びＭビット２５の双方を“１”にセットする。例文帳に追加

When the processing of the cache error is required, the write instruction 12 for the cache error updates a cache line 27 by write data, without reading the data from the address of a main memory 21 equivalent to a write address and sets both of the V-bit 24 and M-bit 25 of the line 27 to '1'. - 特許庁

ＦＷ処理〈１〉〜〈３〉では、復元先アドレスに復元データをストアすると同時に、分岐ユニットがこのＳＷ命令の最初に分岐させることで、ＦＷ処理４に先行する書き換え準備処理であるＦＷ処理１からの処理を再試行する。例文帳に追加

In FW processes (1)-(3), processing from the FW process 1 which is a rewrite preparation process preceding to the FW process 4 is retried by storing the restoration data in a restoration destination address and at the same time, branching to the head of this SW instruction. - 特許庁

すると、デバッグ制御部２は、この命令により、メモリＩ／Ｆ部１からメモリＩ／Ｆ部１が把握している、不具合発生時に外部メモリ８をアクセスしている内部ブロックと、そのアドレス領域とをレジスタ４に設定する。例文帳に追加

Then, a debugging control part 2 sets up an inner block grasped by the memory I/F part 1 and accessing the external memory 8 at the time of the occurrence of a trouble and the address area of the inner block from the memory I/F part 1 in the register 4 based on the instruction. - 特許庁

キャッシュミスの場合はプリフェッチ対象アドレスを一時的にプリフェッチ機構６に蓄えておき、命令実行ユニット１の動作とは独立にプリフェッチ機構６がバスインターフェース５を通して外部メモリからデータを読み出してデータキャッシュ３にデータを格納する。例文帳に追加

In the case of a cache error, the prefetch object address is temporarily stored in the prefetch mechanism 6 and the prefetch mechanism 6 reads data from an external memory through a bus interface 5 and stores the data in the data cache 3 independently of the operation of the instruction executing unit 1. - 特許庁

書き換え命令とデータが入力ポート１から来ると、プログラムは目的のアドレスを含むブロックをフラッシュＲＯＭ４から読み込み、ＣＰＵ３を介してバッファＲＡＭ２に退避のため書き込み、今、読み込んだフラッシュＲＯＭ４内のブロックを消去する。例文帳に追加

When a rewriting instruction and data come from an input port 1, a block including a desired address is read from the flash ROM 4, written in a buffer RAM 2 via a CPU 3 for retraction and the block in the flash ROM 4 which is read now is deleted by a program. - 特許庁

演算処理装置１は、命令コードに含まれるインデックス値を上位および下位の５ビットに分割し、上位５ビットを縦方向のインデックス値として、下位５ビットを横方向のインデックス値として解釈することにより、メモリ１０の参照先アドレスを指定することが可能である。例文帳に追加

This arithmetic processing unit 1 can designate the reference address of a memory 10 by dividing an index value included in an instruction code into upper and lower bits of five each, and interpreting the upper five bits as vertical index values and the lower five bits as horizontal index values. - 特許庁

プログラムをプログラムカード１に記憶させ、計算機本体３から送出されたプログラムカウンタ２０２の内容をプログラムカードリーダ２を介してプログラムカード１内に送出し、プログラムカード１では、この送出されたプログラムカウンタ２０２の内容に従って対応するアドレスからプログラム命令を読み出し、これを計算機本体３に送出する。例文帳に追加

The program is stored in a program card 1, and contents of a program counter 202 sent from a computer main body 3 are sent into the program card 1 via a program card reader 2, and a program instruction in the program card 1 is read from a corresponding address in accordance with the sent contents of the program counter 202 and is sent to the computer main body 3. - 特許庁

ベクトルレジスタ読出し制御手段２は温度検出手段１からの温度検出フラグ１０１が点灯した時に、ベクトル演算命令時に同期して連続発行されるベクトルレジスタ読出しアドレス１０５及び演算実行指示信号１０４の発行を一定間隔ｎＴ間抑えて発行する。例文帳に追加

When the temperature detection flag 101 from the temperature detection means 1 is lit, the vector register reading control means 2 suppresses for a fixed interval nT, the issuance of a vector register reading address 105 and a calculation execution instruction signal 104 which are continuously issued by being synchronized with a vector calculation instruction, then issues them. - 特許庁