「4ビット」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

受信装置４のチャネル識別回路５は時分割多重伝送信号を時分割ビット分離して各チャネル信号を取出す。例文帳に追加

The channel identification circuit 5 of a receiver 4 time-division-bit- separates the time division multiplex transmission signal to fetch each channel signal. - 特許庁

また、プリフィルターブロック２に設けられる特徴検出回路４からの特徴パラメータがビットレート設定部５に供給される。例文帳に追加

The feature parameter from a feature detection circuit 4 provided to the pre-filter block 2 is supplied to a bit rate setting part 5. - 特許庁

カウンタ４の計数合計が３２ビットを超えた時点でマイコン１０１に信号を送りラッチ動作を停止する。例文帳に追加

When the total count of the counter 4 exceeds 32 bits, latching operation is stopped by delivering a signal to a microcomputer 101. - 特許庁

ＰＬＬ４はビットストリームのクロックパルスの逓倍のクロックパルスを生成し、ＰＷＭ（パルス幅変調）回路２へ出力する。例文帳に追加

A PLL 4 generates a clock pulse of multiplication of a clock pulse of the bit stream and outputs the clock pulse to a PWM (pulse width modulation) circuit 2. - 特許庁

４ビットで構成された２進数の値を信号Ａｉｎ［３：０］及び信号Ｂｉｎ［３：０］として２進数乗算器２１に入力する。例文帳に追加

The value of a binary number having 4 bits is input as a signal Ain [3:0] and a signal Bin [3:0] to a binary number multiplier 21. - 特許庁

バッファ４，６には、それぞれＭ期間の第１，第２ストリームのビットレートＳ_ｎ，Ｃ_ｎが格納される。例文帳に追加

Bit rates S_n, C_n of the first and second streams in an M period are stored, respectively, in buffers 4, 6. - 特許庁

この２ステップワード線電圧信号は、ビットセル４に対してより良好なアクセス妨害マージンを提供する。例文帳に追加

The two-step word line voltage signal offers a further excellent access obstruction margin to the bit cell 4. - 特許庁

ブートＲＯＭ３にＲＯＭ４,ＲＡＭ５のビット幅,ウエイトサイクル数の設定プログラムを記憶しておく。例文帳に追加

A boot ROM 3 stores setting programs for the bit width and the number of wait cycles for each of ROM 4 and RAM 5. - 特許庁

推定予測演算回路４は、予測生成のための演算処理を行い、予測生成したデータをビットシフト処理回路５に供給する。例文帳に追加

The estimate prediction arithmetic circuit 4 applies arithmetic processing for generating prediction data to the data and gives the prediction generating data to a bit shift processing circuit 5. - 特許庁

センスアンプ回路Ｓ／Ａｉ（ｉ＝０〜ｎ）には、４本のビット線ＢＬｉｊ（ｊ＝１〜４）が接続されている。例文帳に追加

Four bit lines BLij (j=1 to 4) are connected to a sense amplifier circuit S/Ai (i=0 to n). - 特許庁

入力されたｎビットデジタル画像信号はそれぞれ誤差拡散処理回路２、ディザ処理部３、動き検出部４に分配される。例文帳に追加

An inputted n-bit digital picture signal is distributed to an error propagation processing circuit 2, a dither processing part 3, and a movement detecting part 4, respectively. - 特許庁

蓄積媒体３から読み出されたＭＰＥＧビットストリームは、分離回路４により映像データと音声データとに分離される。例文帳に追加

A demultiplexer circuit 4 reparates an MPEG bit stream read from a storage medium 3 into video data and audio data. - 特許庁

ビット１の先端には凹部３を形成し、その凹部３を形成する周壁４の一部に切欠部５を形成する。例文帳に追加

A recess 3 is formed at the top end of the bit, and a cut portion 5 is formed at a part of the circumference wall 4 forming the recess 3. - 特許庁

この補正後のビットマップを、変復調部４へ供給してマルチキャリアの各キャリアの変復調がなされる。例文帳に追加

A bit map after the correction is supplied to a modulation and demodulation portion 4 to modulate and demodulate the respective carriers of the multicarrier signal. - 特許庁

複数ビットの映像データＲＧＢＷが入力データレジスタ４を介し、フレームメモリ５に順次書き込まれる。例文帳に追加

Multi-bit video data RGBW are written sequentially to a frame memory 5 through an input data register 4. - 特許庁

そして、パルス変調回路４はデルタシグマ変換回路により構成され、より理想に近い１ビットデジタル信号６を生成する。例文帳に追加

Then, the circuit 4 consists of a delta/sigma converting circuit and generates the signal 6 closer to an ideal. - 特許庁

ビット線ＢＬとワード線ＷＬ１，ＷＬ２との間に、それぞれＴＭＲ−メモリセル１〜４，５〜８がある。例文帳に追加

TMR-memory cells 1 to 4 and 5 to 8 are interposed between a bit line BL and word lines WL1 and WL2, respectively. - 特許庁

表示コントローラ４は、表示用ＲＡＭ５に格納された表示用ビットマップデータに基づいてＬＣＤパネル２に表示を行わせる。例文帳に追加

A display controller 4 allows an LCD panel 2 to display the display data based on display bit map data stored in the display RAM 5. - 特許庁

外部ＳＤＲＡＭ６における一つのデータ単位が複数のビットにより構成されるデータは入出力データバッファ４に一時記録される。例文帳に追加

Data in which one data unit in an external SDRAM 6 comprises a plurality of bits are temporarily recorded in an input/output data buffer 4. - 特許庁

端末３０は自己のクロックに同期してＩＮＦＯ３信号を生成し、適宜ビット操作および遅延処理して、擬似ＩＮＦＯ４信号を送信する。例文帳に追加

The terminal 30 generates an INFO 3 signal synchronously with its own clock, properly conduct bit operation and delay processing and transmits a pseudo INFO 4 signal. - 特許庁

第１ＡＤ変換回路１１は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。例文帳に追加

A first AD conversion circuit 11 converts a received analog signal into a digital value and extracts higher 4 bits (D9 to D6). - 特許庁

選択トランジスタの拡散層４は第３コンタクトＣ３を介してビット線あるいはキャパシタに接続される。例文帳に追加

The diffusion layer 4 of the selective transistor is connected to a bit line or capacitor through a third contact C3. - 特許庁

文字描画部４では、オーバサンプル領域でビットマップ（２値）で文字を描画し、符号化部５では、この２値画像をエントロピー符号化する。例文帳に追加

A character drawing section 4 draws a character in a bit map (binary) for an oversampled area, and a coding section 5 applies entropy coding to the binary image. - 特許庁

この時、４個の分割画像符号化装置に対するビットレートの総和が一定になるようにしておく。例文帳に追加

In this case, the total sum of the bit rates with respect to the 4 division image coders is made constant. - 特許庁

取り出された下位４ビットのデータは２データごとに合成され（Ｓ８）、１バイトのデータとされて発信者番号メモリへ書き込まれる（Ｓ９）。例文帳に追加

The fetched data of low-order 4 bits are synthesized every two data (S8), made to be the data of 1 byte and are written in a transmitter's number memory (S9). - 特許庁

メモリ４の管理領域とディスク９０のクラスタとデータの有効／無効をセクタ単位で示すフィルビットとを対応付ける。例文帳に追加

The management area of the memory 4, the cluster of a disk 90 and a fill bit indicating the validity/invalidity of data by a sector unit are homologized with one another. - 特許庁

位置算出部４はベクトル演算実行時にベクトルマスクデータの有効マスクビットの出現する位置を順次算出する。例文帳に追加

The position calculator 4 sequentially calculates positions where the effective mask bits appear. - 特許庁

リファレンス回路１は、メモリセルアレイ４から出力されるビット線信号と比較されるリファレンス電圧Ｖｒｅｆを出力する。例文帳に追加

The reference circuit 1 outputs a reference voltage Vref to be compared with a bit line signal output from a memory cell array 4. - 特許庁

制御回路１０４は、検知回路４０の検知結果に基づいてビット線４及びワード線３に対する電圧印加を停止する。例文帳に追加

The control circuit 104 stops applying a voltage to the bit line 4 and the word line 3 based on the result of detection by the detecting circuit 40. - 特許庁

Ｉ／Ｏ数が１６ビットである場合、Ｘ１３は無視され、Ｘ１１，Ｘ１２が（０，０）であればメモリマットＭＡＴ０，４，８が全て選択される。例文帳に追加

When the number of I/O is 16 bits, X13 is neglected, and when X11, X12 are (0, 0), memory mats 0, 4, 8 are all selected. - 特許庁

トランジスタ２は、複数の磁気記憶素子３の内の対応した磁気記憶素子３を経由してビット線４に電気的に接続されている。例文帳に追加

The transistor 2 is electrically connected to the bit line 4 via the corresponding magnetic memory element 3 in the plurality of magnetic memory elements 3. - 特許庁

電源４５と非選択ワード線３及び非選択ビット線４との間に、所定の抵抗値を有する抵抗素子Ｚ_１、Ｚ_２を有する。例文帳に追加

The device has resistor elements Z_1 and Z_2 having predetermined resistance values, respectively, between a power supply 45 and a non-selected word line 3 and between the power supply 45 and a non-selected bit line 4. - 特許庁

複数の磁気記憶素子３とビット線４と複数のトランジスタ２と磁気シールド用磁性膜２２とを備えている。例文帳に追加

The magnetic storage device includes a plurality of magnetic memory elements 3 and bit lines 4, a plurality of transistors 2 and a magnetic shielding magnetic films 22. - 特許庁

符号語抽出部４は、この検出されたビット位置に基づいて、読み出しデータＳ２に含まれる符号語を抽出する。例文帳に追加

A code word extraction part 4 extracts the code word included in the read data S2 on the basis of the detected bit position. - 特許庁

ＡＤＳＬインターフェース部１４は、ＡＤＳＬ回線４の各トーンのビット数を調整する機能を有する。例文帳に追加

The ADSL interface part 14 has a function for adjusting the number of bits of each tone of the ADSL line 4. - 特許庁

バッファ４，６には、それぞれＭ期間の第１，第２ストリームのビットレートＳ_ｎ，Ｃ_ｎが格納される。例文帳に追加

Bit rates S_n and C_n of the first and second streams in M periods are stored in buffers 4 and 6 respectively. - 特許庁

隣り合うビット間の遷移の数を低減する回路２３の出力は、回路２２の出力をもとに４ｂｉｔ分反転させることができる。例文帳に追加

An output of a circuit 23 that reduces the number of transition between bits adjacent with each other can be inverted by 4 bits based on the output of the circuit 22. - 特許庁

ビットラインをＧＮＤ〜ＶＣＣで動作させるために、プログラム時にセルウェルに４Ｖのバックゲート電圧を印加する。例文帳に追加

In order to operate a bit line in GND-VCC, a back gate voltage of 4 V is applied to a cell well in programming. - 特許庁

１ブロック領域２１４内の４本のビット線ＢＬ０〜ＢＬ３は、第１選択ゲート５０１を介してＩ／Ｏ線に共通接続される。例文帳に追加

The 4 bit lines BL0-BL3 in the I block region 214 are connected commonly to the I/O line through a first selection gate 501. - 特許庁

反転情報抽出手段４は、受信した受信シリアルデータＢ１に挿入されている反転情報ビットＣを抽出する。例文帳に追加

An inverting information extract means 4 extracts the inverting information bit C inserted to received reception serial data B1. - 特許庁

ＣＰＵ１がメモリ４にデータを書込む際に、“０”検出回路２がデータのうち“０”のビットの数を検出する。例文帳に追加

When a CPU 1 writes data in a memory 4, a '0' detecting circuit 2 detects the number of bits of '0' of the data. - 特許庁

バイナリコードのビットＤ０〜Ｄ３毎に、Ｄフリップフロップ１、２，３、４〜７、８〜１５をそれぞれ縦続接続したシフトレジスタを設ける。例文帳に追加

Shift registers having D flip-flops 1, 2, 3, 4 to 7 and 8 to 15 connected in cascade are provided for respective bits D0 to D3 of a binary code. - 特許庁

前段ステージにおいて、第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。例文帳に追加

In a prestage, a 1st AD converter 12 converts an input analog signal to a digital value, and extracts top 4 bits (D9 to D6). - 特許庁

制御部４は、デジタル音声信号Ｄａの下位ビットの一つを実装位置情報に基づき選択してオンオフ制御信号とする。例文帳に追加

The controller 4 selects one of the less significant bit of the digital voice signal Da, based on the mounting position information to the on/off control signal. - 特許庁

金属ビット４が、第１柱部３１及び第２柱部３２のうち第２柱部３２のみに埋没されている。例文帳に追加

A metal bit 4 is buried in only the second column portion out of the first column portion and the second column portion. - 特許庁