「4ビット」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

１６ビットシフトレジスタ１の出力信号ｓｉ［１５：１］は１５入力論理和回路３に入力され、１５入力論理和回路３の出力と１６ビットシフトレジスタ１の出力信号ｓｉ［０］は、２入力論理積回路４に入力される。例文帳に追加

The output signals si[15:1] of the 16-bit shift register 1 are inputted to the 15-input OR circuit 3 and the output of the 15-input OR circuit 3 and the output signals si [0] of the 16-bit shift register 1 are inputted to the 2-input AND circuit 4. - 特許庁

制御回路４は、１つの放送局が選局されている状態で、前記複数本のビットフレームの内、少なくとも１本のビットフレームについての復号処理を停止し、これによって生じた空き時間を利用して、受信状態の良好な他の放送局を探索する。例文帳に追加

The control circuit 4 stops the demodulation of at least one bit frame among the plurality of bit frames in a state that one broadcasting station is turned, and retrieves the other broadcasting station whose receiving state is satisfactory by using a dead time generated according to this. - 特許庁

インクジェットプリンタ（４）は、出力すべき画像情報をラスタデータの形態でビットマップメモリに展開し、ビットマップメモリに展開された画像情報をインクジェットヘッドのノズルからインクを吐出して記録媒体に出力する。例文帳に追加

An ink jet printer 4 develops image information to be outputted into a bit map memory in the form of a raster data and the image information developed into the bit map memory is outputted onto a recording medium by ejecting ink from the nozzle of an ink jet head. - 特許庁

カッター４は、排土口４ｂを中心に放射方向へスライド可能且つ定位置で回転盤に脱着可能に取り付けたスライドビット４ｄと、排土口４ｂを跨ぐように回転盤に脱着可能に取り付けたセンタービット４ｉとで構成する。例文帳に追加

A cutter 4 consists of sliding bits 4d mounted on the rotary disc at its fixed position removably therefrom and slidably around a soil discharge port 4b in the radial direction, and center bits 4i mounted on the rotary disc removably therefrom while stepping over the soil discharge port 4b. - 特許庁

その軸まわりに回転駆動されるカッタ本体７と、カッタ本体７から突出して掘削を行う掘削ビット２１，２２とを備える掘削カッタ４において、掘削ビット２１，２２の背後に掘削屑を排出する螺旋ガイド２５を備えた。例文帳に追加

In a digging cutter 4 with a cutter body 7 that is rotated and driven around its axis and digging bits 21 and 22 that project from the cutter body 7 for digging, a spiral guide 25 for unloading digging rubbish is provided at the rear of the digging bits 21 and 22. - 特許庁

基板判別部４は電子部品固定用ボンド塗布機によりボンド５が塗布もしくは非塗布とされるビット領域６が並設されたボンド塗布領域７と、各ビット領域６に対応して１０進数表示８がそれぞれ表示された１０進数表示領域９とを備える。例文帳に追加

The substrate discrimination part 4 is equipped with a bond application region 7 where bit regions 6 in that bond 5 is or is not coated by a bond-coating machine for fixing the electronic components are provided in parallel, and a decimal display region 9 where a decimal display 8 is displayed corresponding to each bit region 6. - 特許庁

選択回路３０は、下位４ビットの映像信号部分の値により、個別誤差拡散処理回路１０_１〜１０_１５のうちの一の回路からの信号を選択して加算回路４０に擬似中間階調を示す信号として映像信号の上位８ビットに加算する。例文帳に追加

A selection circuit 30 selects a signal from one of the individual error diffusion processing circuits 10_1 to 10_15 according to the value of a low order 4 bit image signal and the signal is added to upper 8 bit of the video signal by an addition circuit 40 as the signal for indicating a false gray level. - 特許庁

セル電圧検出回路２の出力は選択した単電池の電圧を出力するマルチプレクサ３に入力され、マルチプレクサ３の出力はマイコン４内の１０ビット、入力電圧範囲は０〜５Ｖ、分解能４．８８ｍＶ／ビットのＡＤコンバータ入力される。例文帳に追加

An output of a cell voltage detection circuit 2 is inputted into a multiplexer 3 for outputting a voltage of a selected cell, and an output of the multiplexer 3 is inputted into an AD converter of 10 bits having a scope of input voltage of 0 to 5 V and resolution of 4.88 mV/bit in a microcomputer 4. - 特許庁

入力データＤＴ１１をレジスタ書込み制御部１によって４ビット単位の所定の書込み順序でレジスタＡ回路２とレジスタＢ回路３とに記憶し、書込み順序とは異なる読出し順序で４ビット単位に読出しデータ選択部４からデータＤＴ１５が読出される。例文帳に追加

A register write control part 1 stores input data DT11 in a register A circuit 2 and a register B circuit 3 in the prescribed writing sequence of a four-bit unit, and data D15 are read from a read data selecting part 4 with a four-bit unit in a reading sequence different from the writing sequence. - 特許庁

半導体記憶装置は、ビット線拡散層１１と、ビット線絶縁膜１２と、ＯＮＯ絶縁膜４と、第２ゲート電極６と、コンタクト拡散層１３と、層間絶縁膜９と、コンタクト電極８と、紫外線遮光膜２２と、紫外線遮光膜２１とを備える。例文帳に追加

A semiconductor memory device includes a bit line diffusion layer 11, a bit line insulating film 12, an ONO insulating film 4, a second gate electrode 6, a contact diffusion layer 13, an interlayer insulating film 9, a contact electrode 8, an ultraviolet-ray blocking film 22, and an ultraviolet-ray blocking film 21. - 特許庁

オフセット値生成部４は、ビットｂ０，ｂ１の決定後はビットｂ０，ｂ１の組合せに基づき、オフセット情報格納レジスタ５を参照して得られるオフセット調整値ＯＦを指示するオフセット調整信号Ｓ４を出力する。例文帳に追加

The offset value generator 4 outputs an offset adjustment signal S4 indicating an offset adjustment value OF obtained by reference to an offset information storage register 5 based upon a combination of the bits b0 and b1 after the bits b0 and b1 are determined. - 特許庁

第１のビットストリームＡから第２のビットストリームＢに切替える時、まず第１のスイッチ手段７は端子ｓ2 に切替えられ、次いでスイッチャ５はデコーダ３からのアナログ信号をデコーダ４からのアナログ信号に切替える。例文帳に追加

In the case of selecting a 1st bit stream A into a 2nd bit stream B, a 1st switch mean 7 is thrown to a position of a terminal s2 at first and then a switcher 5 selects an analog signal from a decoder 3 into an analog signal from a decoder 4. - 特許庁

色差差分データを剰余縮約することにより、ビット数を削減するため、タイミングコントローラ２からソースドライバ４への伝送線３上の各ビットを基準クロックで同期化する回路が不要となり、回路規模を削減できるとともに、消費電力も削減できる。例文帳に追加

The remainder contraction of the color difference data reduces the number of bits, resulting in eliminating the circuit for synchronizing bits on the transmission line 3 from the timing controller 2 to the source driver 4 with a reference clock, thus allowing the circuit scale and also the power consumption to be reduced. - 特許庁

デジタルカメラ５００は、取得したデバイス情報の中にラベル機能に関する項目があるときは、表示部（ラベル）３，４に書き込む画像データをビットマップに展開し、ラベル書き込みコマンドを発行し、ビットマップデータを全て送信する。例文帳に追加

When acquired device information includes an item relating to a label function, a digital camera 500 expands image data to be written to display parts (label) 3 and 4 in bit maps, issues a label write command, and transmits all the bit map data. - 特許庁

インクジェットプリンタ（４）は、出力すべき画像情報をラスタデータの形態でビットマップメモリ（１８）に展開し、ビットマップメモリ（１８）に展開された画像情報を複数の作画解像度の中から選択した解像度で記録媒体に出力する。例文帳に追加

An ink jet printer 4 develops image information to be outputted into a bit map memory 18 in the form of raster data and the image information developed into the bit map memory 18 is outputted to a recording medium at a resolution selected from a plurality of imaging resolutions. - 特許庁

センスラッチ単位回路７ＡはメモリセルＭＣ０Ａへのデータの書込が終了すると、グローバルビット線ＧＢＬ０への４．５Ｖの電圧の印加を終了して０Ｖの電圧を印加し、グローバルビット線ＧＢＬ１に２Ｖの電圧（書込阻止電圧）を印加する。例文帳に追加

When data writing to a memory cell MC0A is finished, a sense latch unit circuit 7A finishes applying 4. 5V voltage to a global bit line GBL0 and applying 0V then applies 2V voltage (write blocking voltage) to a global bit line GBL1. - 特許庁

本発明は、ねじ頭部に係合可能なドライバビット４２をＡＣサーボモータ４１により回転駆動するよう構成されたドライバツール４と、ワークにねじをねじ込む時に前記ドライバビット４２からねじに与えられる推力を変更する推力制御機構３とを備える。例文帳に追加

This automatic thread fastening device includes: a driver tool 4 for driving a driver bit 42 engaged with a screw head in rotation by an AC servo motor 41; and a thrust control mechanism 3 for changing the thrust given to the screw from the driver bit 42 in screwing the screw in a work. - 特許庁

４ビットのユーザデータ１１が入力されると、書込み制御器２と、ゼロ挿入数カウンタ３と、連続"１"Bit数カウンタ４と、桁下がり制御器５と、送信FIFO６とが、同時に動作して、４ビットの出力データ１６として出力される。例文帳に追加

When four bit user data 11 are inputted, a writing controller 2, counter 3 for counting the number of stuffed numerals of zero, a continuous numerical '1' Bit counter 4, a borrow controller 5, a transmission FIFO 6 are simultaneously operated, and four bit output data 16 are outputted. - 特許庁

９６×８のドットマトリックス型のＬＣＤの場合、設定信号Ｘ２，Ｘ４を“Ｌ”にして、タイミング生成回路７０Ａを３ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをそのままＬＣＤに与える。例文帳に追加

In the case of an LCD of a dot matrix type of 96×8, a timing generation circuit 70 A is actuated as a counter of three bits by holding set signals X 2 and X 4 at "L", and the display data of 96 bits output from a display data group 20 is applied as it is to the LCD. - 特許庁

該トランジスタ４，５は、ビット線対ＢＬＺ，ＢＬＸの電位に応じてデータ線対ＤＺ，ＤＸを所定電位に駆動することによりビット線対ＢＬＺ，ＢＬＸのデータをデータバス線対ＤＢＺ，ＤＢＸに伝達する。例文帳に追加

Transistors 4, 5 drive a pair of data lines DZ, DX to a predetermined potential level in response to potentials of the pair of bit lines BLZ, BLX, thereby transferring data of the pair of bit lines BLZ, BLX to a pair of data bus lines DBZ, DBX. - 特許庁

オーバーサンプリング部１でオーバーサンプリングした入力シリアルビット列をパラレル変換し、データ分割部３でオーバーサンプリングの回数のグループに分割し、分割したビット列に対してワード検索部４で基準ワードの検索を行う。例文帳に追加

A parallel conversion section 2 applies parallel conversion to an input serial bit stream subjected to oversampling by an oversampling section 1, a data division section 3 divides the bit stream into groups corresponding to the number of oversampling times, and a word searching section 4 searches a reference word of the divided bit stream. - 特許庁

各ルックアップ部３,５,７は、順次、入力される２ビットのビット列と前段のルックアップ部からの「表アドレス」とをインデックスとして対応するテーブル格納部２,４,６のテーブルを検索して、「符号長算出パラメータ」と「復号値算出パラメータ」とを求めて演算器８に出力する。例文帳に追加

The look-up parts 3, 5, and 7 perform retrieval from tables in corresponding table storage parts 2, 4, and 6 by using as indexes the inputted two-bit sequences and 'table addresses' from precedent look-up parts and find and output 'code-length calculation parameters' and 'decoded value calculation parameters' to a computing element 8. - 特許庁

ＭＭＲ１にＳｔｏｐ１７スイッチを設け、ＣＰＵ１６がＳｔｏｐスイッチの開放時にＯＮとなる逆接点信号を稼動ビットと、また発信機１５のクロック数を監視周期毎に積算したクロックビットとを含む送信信号をシリアル伝送線４にブロードキャストする。例文帳に追加

An MMR 1 is provided with a Stop 17 switch and a CPU 16 broadcasts to a serial transmission line 4 a transmit signal including operation bits with an inverse contact signal which is turned ON when the Stop switch is opened and clock bits obtained by integrating the number of clocks of a transmitter 15 by monitor cycles. - 特許庁

メモリセルにおいて、ビット線部ＢＬ１を含む層間絶縁膜４上の全面に絶縁膜１３が形成され、絶縁膜１３上に、平面視してビット線部ＢＬ１及び高透磁率膜１２の形成位置に対応する領域に高透磁率膜１４が形成される。例文帳に追加

A memory cell has an insulating film 13 formed over the entire surface on an interlayer insulating film 4 including a bit line portion BL1, and also has, on the insulating film 13, a high-magnetic-permeability film 14 formed in a region corresponding to a formation position of the bit line portion BL1 and a high-magnetic-permeability film 12. - 特許庁

２４×３２のドットマトリックス型のＬＣＤの場合、設定信号Ｘ４を“Ｈ”にして、タイミング生成回路７０Ａを５ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをデータ選択回路３０Ａで４分割してＬＣＤに与える。例文帳に追加

In the case of the LCD of a dot matrix type of 24×32, the timing generation circuit 70 A is actuated as a counter of five bits by holding the set signal X 4 at "H", and the display data of 96 bits output from the display data group 20 is quadrisected by the data selection circuit 30 A and is applied to the LCD. - 特許庁

無線装置１０は、無線装置２０の送信データ“１１０１”から無線装置３０への送信フレーム長（＝４ビット）を有する送信データ“１１０１”を抽出し、無線装置３０の送信データ“１０１１”から無線装置２０への送信フレーム長（＝２ビット）を有する送信データ“１０”を抽出する。例文帳に追加

A radio device 10 extracts transmission data "1101" having a transmission frame length (=4 bits) to a radio device 30 out of transmission data "1101" of a radio device 20, and extracts transmission data "10" having a transmission frame length (=2 bits) to the radio device 20 out of transmission data "1011" of the radio device 30. - 特許庁

たとえば、１ページあたりの許容ビット数ｎが４ビットとされたＥＣＣ回路を備える多値論理のＮＡＮＤ型フラッシュメモリの場合、データ書き込み動作時に、ワード線の電圧をステップアップしながら書き込みループを繰り返す。例文帳に追加

For example, in a case of a many-valued logic NAND type flash memory provided with the ECC circuit in which an allowable bit number n per page is made to 4 bits, at the time of data write operation, write loop is repeated while stepping up a word-line voltage. - 特許庁

マイコン周辺機能の状態を示す状態値を保持するテスト用レジスタ５のビット７と、そのビット７に保持された状態値の変化に応じて状態変化信号をＯＲゲート４を通じてマイコンのテスト用出力端子に出力する比較器７とを備えた。例文帳に追加

The test circuit is provided with a bit 7 of a register 5 for test to hold a state value to indicate state of the microcomputer peripheral function and a comparator 7 to output a state change signal to the output terminal for test of the microcomputer through an OR gate 4 according to changes in the state value held by the bit 7. - 特許庁

フォーマット化器４はサンプリング周波数ｆｓ及び量子化ビット数に応じたオーディオストリームチャネル数Ｎ、Ｍで、ＰＣＭデータをＮチャネルに、１ビットストリームデータをＭチャネル（Ｎ、Ｍは２〜６チャネルの何れか）に割り当てる。例文帳に追加

A formatting device 4 assigns the PCM data to N channels and the one-bit stream data to M channels (N, M are each any one of 2 channels to 6 channels) with nubers N, M of radio stream channels in accordance with the sampling frequencies fs and the quantization bit numbers. - 特許庁

このテスト制御信号に従ってアドレスバッファ（２）からの内部ロウアドレス信号ビットの値を設定し、かつテスト制御信号に従ってテスト制御機能付行系制御回路（１０）が行選択回路（３）およびビット線周辺回路（４）の動作を制御する。例文帳に追加

A value of an internal row address signal bit is set from an address buffer 2 according to the test control signal, and operations of a row selecting circuit 3 and a bit line peripheral circuit 4 are controlled by a row system control circuit 10 with a test controlling function according to the test control signal. - 特許庁

多重変換装置１は、複数の８Ｂ／１０Ｂビットストリーム５_1〜５_Nに対して８Ｂ／１０Ｂ復号、６４Ｂ／６５Ｂ符号化した後に多重化し、７ビットのＣＲＣの付加を行った後に必要なオーバヘッドを付加してパケットを構成してパケット伝送路４に送出する。例文帳に追加

The multiplex converter 1 multiplexes a plurality of 8B/10B bit streams 5_1-5N following to 8B/10B decoding and 64B/65B encoding and then adds a 7 bit CRC and a required overhead thereto thus composing a packet being delivered on a packet transmission line 4. - 特許庁

制御演算装置４は、電流センサ３０の出力信号を変換したデジタル信号を上位方向にＭビットシフトし、増幅器３４の増幅信号を変換したデジタル信号の上位（Ｎ−Ｍ）ビットをマスクし、それらデジタル信号の論理和を演算する。例文帳に追加

A control operational unit 4 shifts the digital signal converted from the output signal of the current sensor 30 by M bits to the upper level direction; masks the upper (N-M) bits of the digital signal converted from the amplification signal of the amplifier 34; and operates the logical addition of these digital signals. - 特許庁

コンパレータ回路５は、メモリセル情報が伝達されるビット線ＢＬと接続されており、負荷回路４により駆動されてビット線ＢＬに流れる電流値に対応する電圧値を所定の基準電圧値と比較して、その出力端からメモリセル情報の値を読み出す。例文帳に追加

A comparator circuit 5, connected to the bit-line BL, through which the memory cell information is transmitted, compares a voltage value corresponding to the current value flowing through the bit-line BL driven by the load circuit 4, with a reference voltage and read out the value for the memory cell information from its output terminal. - 特許庁

ＳＲＡＭ１１の端子ＤＯから出力される８ビットの読み出しデータＲＤを、４ビットずつに分離し、それぞれセレクタ１４ａ，１４ｂと３ステートの出力バッファ１５ａ、１５ｂを介してデータ出力端子４ａ，４ｂに接続する。例文帳に追加

8-bit read data RD outputted from a terminal DO of an SRAM 11 is divided by 4 bits, and they are connected to data output terminals 4a and 4b through selectors 14a and 14b and three-state output buffers 15a and 15b respectively. - 特許庁

リクエスト信号取り込み回路２２が、リクエスト通知信号を’１’にしたとき、同期パターン検出回路２４が９ビットシフトレジスタ回路２３の上位４ビットから同期パターンを１度だけ検出し、同期パターン検出信号をデコードフレーム生成回路２５に送る。例文帳に追加

When a request giving signal is made to be '1' by a request signal fetch circuit 22, the synchronizing pattern is once only detected from the upper 4 bits of a 9 bits shift register circuit 23 by a synchronizing pattern detecting circuit 24 to transmit the synchronizing pattern detecting signal to a decode frame producing circuit 25. - 特許庁

掘削機本体２の先端に回転する皿状の回転体３を設け、回転体３のはり出した内側に破砕ビット３ｃを多数設け、回転体３の中心より偏心した位置に外周に破砕ビット４ａを多数設けた回転する自転公転破砕部４を設けた。例文帳に追加

A dish-like rotating body 3 is provided on a tip of an excavator body 2, a large number of crushing bits 3c are provided on an expanded inner side of the rotating body 3, and a rotatable-revolvable crushing part 4 having a crushing bit 4a on the outer circumference is provided on the position eccentric from the center of the rotating body 3. - 特許庁

ロード用追い越しバッファ1に格納されるメモリリクエストの数が4以下となり(ワード04-Vビット104が“１”となり)、且つストア用追い越しバッファ2に格納されるメモリリクエストの数が4以下となると(ワード04-Vビット204が“１”となると)、バッファ優先制御部41は、共有追い越しバッファ3にリクエストの発行優先権を与える。例文帳に追加

When the number of memory requests stored in a passing buffer 1 for a load is 4 or smaller (word 04-Vbit 104 becomes "1") and the number of memory requests stored in a passing buffer 2 for store is 4 or smaller (word 04-Vbit 204 becomes "1"), a buffer priority control section 41 gives a common passing buffer 3 the issue priority of a request. - 特許庁

そして、各カラオケ装置４に対応付けられたログインユーザの人数を比較し、ログイン人数が相対的に多いカラオケ装置４に対して配信するコンテンツのビットレートの高低度合を相対的に高く設定し、ログイン人数が相対的に少ないカラオケ装置４に対して配信するコンテンツのビットレートの高低度合を相対的に低く設定する。例文帳に追加

The number of log-in users associated with each Karaoke device 4 is compared, and the degree of bit rate of contents to be delivered to each Karaoke device 4 is set to be relatively high for the Karaoke device 4 with a relatively large number of log-in users, and relatively low for the Karaoke device 4 with a relatively small number of log-in users. - 特許庁

電子政府推奨暗号リストには、公開鍵暗号 9 方式（内訳：署名 4 方式、守秘 2 方式、鍵共有 3 方式）、共通鍵暗号 12 方式（内訳：64 ビットブロック暗号 4 方式、128 ビットブロック暗号 5 方式、ストリーム暗号 3 方式）、ハッシュ関数 5 方式、擬似乱数生成系（例示）3 方式の計 29 方式が掲載された。例文帳に追加

The list includes 9 public-key cryptographic schemes (signature: 4, confidentiality: 2, key agreement: 3), 12 symmetric-key cryptographic schemes (64-bit block cipher: 4, 128-bit block cipher: 5, stream cipher: 3), 5 schemes for hash functions, and 3 schemes for pseudo-random number generators --29 schemes in total.  - 経済産業省

ビットバッファ２の占有量Ｂm が第３の閾値ＢTH3 を下回っていると判定するかまたはビットバッファ２がアンダーフローを起こしていると判定した場合、アンダーフロー制御回路１２は、ビットバッファ２からのピクチャの読み出しを停止させると共に、同時に、そのときに処理しているピクチャではなく、それ以前にビットバッファ２から読み出されたピクチャのデコード結果であるビデオ出力をデコードコア回路４から引き続き出力（リピート）させる。例文帳に追加

When decided that the occupancy amount Bm of a bit buffer 2 is below a third threshold BTH3 or the bit buffer 2 causes underflow, an underflow control circuit 12 stops the read of pictures from the bit buffer 2 and successively outputs (repeats) video output which is the decoded result of not the picture processed concurrently but the picture read from the bit buffer 2 previously from a decoding core circuit 4. - 特許庁

ハイビット化処理回路２により１６ビットから２４ビットにハイビット化されたＰＣＭオーディオ信号はハイサンプリング処理回路３１〜３ｎによってそれぞれ異なったアルゴリズムでハイサンプリング化された後、ＤＶＤオーディオフォーマット化処理部４によって再生時ユーザが検索可能な形にフォーマット化され、更に変調回路５により変調されて図示しないディスクカッテングマシンへ供給される。例文帳に追加

A PCM audio signal increased from 16 bits to 24 bits in a bit increasing circuit 2 is sampled with respective different algorithm in high sampling circuits 31∼3n, after that, the signal is formatted to a form which a user can retrieve at reproduction by a DVD audio formatting section 4, further, it is modulated in a modulating circuit 5 and supplied to a disk cutting machine not illustrated. - 特許庁

基板２に記録層４が形成ており、記録層４を構成する複数の記録ビット領域１１それぞれの内側には、記録層４よりも熱伝導率が高い高熱伝導体１４が配設されている。例文帳に追加

A recording layer 4 is formed on a substrate 2, and a high thermal conducting body 14 with higher thermal conductivity than the recording layer 4 is provided within each of multiple recording bit areas 11 that constitute the recording layer 4. - 特許庁

また、記録層４には、記録層４を複数の記録ビット領域１１に区分する分断部１２が形成されており、分断部１２には、記録層４よりも熱伝導率が低い低熱伝導体１３が充填されている。例文帳に追加

The recording layer 4 includes a division part 12 for dividing the recording layer 4 into the recording bit areas 11, and the division part 12 is filled with a low thermal conducting body 13 with lower thermal conductivity than the recording layer 4. - 特許庁

ユーザは,作動可能から使用中へ,又は,使用中から作動可能へと変るFLG(線)上の入力データを受取るために,インタフェース(レジスタ4のビット5)をプログラムしておくことができる例文帳に追加

The user may program the interface (bit 5 of register 4) to accept input data on FLG-going from either ready to busy or from busy to ready  - コンピューター用語辞典

ADPCM 符号化方式とは適応符号化方式の一つで、あるサンプルと(可変の) ステップだけ離れたその次のサンプルとの差を 4 ビットの整数で表現する方式です。例文帳に追加

ADPCM coding is an adaptive coding scheme, whereby each 4 bit number is the difference between one sample and the next, divided by a (varying) step. - Python