「4ビット」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

バッファクリア制御回路４はデータ受信信号が有効になった場合、バッファセレクト信号で選択されているデータバッファの有効ビットを無効状態に変更する。例文帳に追加

A buffer clear control circuit 4 changes the effective bit of the data buffer selected with the buffer select signal to an ineffective state when a data receive signal becomes effective. - 特許庁

双方向シフトレジスタ４は、変調対象のディジタル信号を供給されると、このディジタル信号の論理値に従った方向に、ビット列を循環シフトする。例文帳に追加

When the digital signal of a modulation object is supplied, a bidirectional shift register 4 cyclically shifts a bit stream in the direction according to the logical value of this digital signal. - 特許庁

デコーダ４でデコードされた音声情報に対して、高音質化処理部５が、ビット拡張処理、オーバーサンプリング処理、及び帯域拡張処理を施してＤ／Ａコンバータ７に供給する。例文帳に追加

A processing section 5 for improving sound quality performs bit expansion processing, over-sampling processing, and band expansion processing for voice information decoded by a decoder 4, and supplies it to a D/A converter 7. - 特許庁

メモリセルＭ４のドレインに接続されたビット線ＭＢＬ０の電位と、生成されたリファレンス電位とを差動センスアンプ１６で比較することにより、メモリセルＭ４の状態をセンスする。例文帳に追加

The state of the memory cell M4 is sensed by comparing the potential of the bit line MBL0 connected to the drain of the memory cell 4 with a generated reference potential by a differential sense amplifier 16. - 特許庁

トランジスタのゲート電極４はワード線９に、ドレイン拡散層５はビット線８に、ソース拡散層６は固定電位線にそれぞれ接続される。例文帳に追加

The gate electrodes 4, drain diffusion layer 5, and source diffusion layer 6 of the transistor are connected to a word line 9, bit line 8, and fixed potential line, respectively. - 特許庁

制御ユニット４は、ドライバビット３１に係合して回転伝達を受けることによりワークにねじ込まれるねじの当該ねじ込み過程における各位置での締付トルクを取得する。例文帳に追加

The control unit 4 obtains a tightening torque at each position in the screwing process of the screw which is screwed in a workpiece by being engaged with the driver bit 31 to receive a rotation transmission. - 特許庁

また、ゼロデータ領域ＺＥＲＯの内の上位の４ビットを用いて、例えば大容量化された高密度光ディスクである旨を示す識別情報等を表現するようにしても良い。例文帳に追加

Meanwhile, the identification information showing an optical disk of large capacity and high density, for example, can be expressed by means of higher 4 bits included in the area ZERO. - 特許庁

ＢＥＲ算出手段３および受信レベル算出手段４は、サンプリングパルスＰ１およびＰ２をそれぞれ受けて、ＢＥＲ（ビット誤り率）および受信レベルを算出する。例文帳に追加

A BER calculation means 3 and a reception level calculation means 4 respectively receive sampling pulses P1, P2 to calculate a BER and a reception level. - 特許庁

信号符号化装置１２では、ダミー信号除去回路８により挿入されたダミーデータを除去し、エンコーダ４で再符号化して元と同じビットストリームＳ１１を出力する。例文帳に追加

The signal coder 12 eliminates dummy data inserted by a dummy signal elimination circuit 8, an encoder 4 applies re-coding to the signal and outputs a bit stream S11 the same as the original. - 特許庁

データ処理回路３２は、内部インピーダンス調整信号ＩＭＰ＿ＵＤを内部クロック信号ＣＬＫに同期してデコードし、５ビットからなる出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞を生成する。例文帳に追加

A data processing circuit 32 decodes the internal impedance adjustment signal IMP-UD synchronously to an internal clock signal CLK, and generates a 5 bit output buffer drive signal BUFON<4:0>. - 特許庁

音声ＦＩＦＯメモリ４は、１ＭＨｚでサンプリングされた１０ビットの映像データ信号Ｄａ１を２７ＭＨｚのタイミングクロック信号ＣＬ４に応じて読出す。例文帳に追加

A sound FIFO memory 4 reads a 10-bit video data signal Da1 sampled at 1 MHz in accordance with the 27 MHz timing clock signal CL4. - 特許庁

加算器４は、第２の数のビット・グループ・アナログ出力を加算して、デジタル信号入力ＩＮを表すアナログ信号出力ＯＵＴを形成する。例文帳に追加

An adder 4 sums 2nd number of bit group analog outputs to generate an analog signal output OUT denoting the digital signal input IN. - 特許庁

このダイヤモンド１によりワークを締め付けるためのねじが例え粗悪品であっても、その溝にビット部４が硬く挿着され、カムアウトが防止される。例文帳に追加

Even if a screw for fastening the workpiece is an inferior product, the bit part 4 is inserted tightly into the groove by the diamond 1 to prevent come-out. - 特許庁

ホスト回路４が、バス７の電位を１GBT間Low電位に保持し、その後、アドレスデータのビット値の各々を順次１GBTずつバス７に送出するようにした。例文帳に追加

A host circuit 4 is configured to hold a potential of a bus 7 at Low potential for 1 GBT and to then send bit values of address data to the bus 7 sequentially for the unit of 1 GBT. - 特許庁

そして、無端駆動チエン４を周方向に回転作動せしめつつ、ビット５によりテ−ルボイド６４をその頂部より両側にかけて切削軟化せしめ、推進管５２と地山との間の摩擦を低減せしめるものである。例文帳に追加

While rotationally operating the endless driving chain 4 in the circumferential direction, the rail void 64 is cut and softened from the top to both sides by the bits 5 to reduce friction between the propulsion pipes 52 and a bedrock. - 特許庁

すなわち、アクセス対象として選択されていないメモリセルに対し電源ラインＶＤＤからビット線対を介して流れ込むリーク電流が、プリチャージ回路４によって遮断される。例文帳に追加

It means that the leakage current flowing into the memory cell, not chosen as the access object, via the bit line pairs from the power supply line VDD is interrupted by the precharge circuit 4. - 特許庁

次いで、第２のビット群（ＵＢＧ）に従って、第１のサブデコード回路より選択された信号／電圧から１つの信号／電圧を選択して出力信号線（４）に伝達する。例文帳に追加

Then the decode circuit selects one signal/voltage from the signals/voltages selected by the first sub-decode circuits according to the second bit group (UBG) and delivers the selected signal/voltage to an output signal line (4). - 特許庁

Ａ／Ｄ変換器８は、ＲＦアンプ４で生成された再生アナログＥＦＭ信号５をＥＦＭクロック７に同期して、デコーダ部１３の指示する通りの多ビットデジタルデータへ変換する。例文帳に追加

An A/D converter 8 converts the reproduced analog EFM signal 5 generated by the RF amplifier 4 into multibit digital data as instructed by a decoding section 13 in synchronization with the EFM clock 7. - 特許庁

奇数アドレスに応じては、オアゲート２８を通して、バッファ３１に選択信号を出力し、１６ビットバス６の上位バイトにＢの出力バッファ４からのＢ信号を伝達する。例文帳に追加

According to odd addresses, a select signal is outputted to a buffer 31 through an OR gate 28 to transmit a B signal from an output buffer 4 of B to the high-order bytes of the 16-bit bus 6. - 特許庁

複数ビット分の情報を記憶することができる不揮発性半導体記憶装置の新規な構造であり、ゲート電極の端部に電子を蓄積する電荷蓄積層４を有している。例文帳に追加

In this new structure of a nonvolatile semiconductor storage device for storing information for plural bits, the edge part of a gate electrode is provided with a charge-storing layer 4 for storing electrons. - 特許庁

捕獲メモリに記憶された時系列データを、波形プロセッサによりビットマップ形式に変換して画像データを作成し、画像メモリ４の各セグメントに複数記憶する。例文帳に追加

The time series data stored in the capture memory is converted to a bit map form by a waveform processor to create image data and store a plurality of data in each segment of an image memory 4. - 特許庁

ＰＣ１００のセクタ単位での書き込み要求に基づき、メモリ４のアドレスと書き込み対象となるディスク９０のクラスタとフィルビットとを求める。例文帳に追加

Based on the writing request of a PC 100 by a sector unit, the address of the memory 4, and the cluster and the fill bit of the target disk 90 are obtained. - 特許庁

センスアンプ１０は、メモリトランジスタ２のビット線ＢＬ上に設けられた負荷トランジスタ４と差動増幅器ＡＭＰと比較器ＣＯＭとから構成される。例文帳に追加

A sense amplifier 10 is constituted of a load transistor 4 provided on a bit line BL of a memory transistor 2, a differential amplifier AMP, and a comparator COM. - 特許庁

ディスプレイコントローラ４は、パレット参照配列、カラーパレット用メモリ４１の配列を介して、ビットマップの色のコードをＲＧＢの色に変換する。例文帳に追加

The display controller 4 converts codes of colors in the bit map to colors of RGB through palette reference schemes and schemes in the memory 41 for color palettes. - 特許庁

ＤＶＤディスク２のデータは復調訂正部４、ストリームスイッチ６を経てトラックバッファ７に蓄えられ、可変ビットに対応することができるようにしている。例文帳に追加

Data on a DVD disk 2 are stored through a demodulating and correcting part 4 and a stream switch 6 to a track buffer 7 to deal with variable bits. - 特許庁

この表示されるコントロールレジスタの設定値を所望の値に作成する場合には、その設定値の各ビットを、表示欄４での機能説明を参照しながら、入力すればよい。例文帳に追加

At the time of preparing the displayed set value of the control register to a desired value, the respective bits of the set value may be inputted by referring to the function explanations at the display column 4. - 特許庁

このメモリは、行（３）および列（４）に配列され、それぞれが情報ビットを記憶するように設計されたセル（２）のマトリックスを半導体基板（１）上に備えている。例文帳に追加

This memory is provided with a matrix of cells (2) arranged in rows (3) and columns (4) and designed for storing respectively information bits on a semiconductor substrate (1). - 特許庁

２本のバスライン上でドミナントビットが別々に送信される２線式データバスのエラー認識用回路構成は、差動電流を測定する手段４を備える。例文帳に追加

An error detection circuit for a two-wire data bus where dominant bits are separately transmitted through two bus lines is provided with a means 4 that measures a differential current. - 特許庁

そしてサブバンド描画部４においてサブバンド単位で描画処理を行い、生成されたビットマップデータをバンドバッファメモリ７に格納する。例文帳に追加

Then, the plotting processing is performed by the sub-band units by a sub-band plotting part 4, and generated bit map data are stored in a band buffer memory 7. - 特許庁

また、打撃子による打撃エネルギーの付与動作を解除する打撃解除機構と、出力ビットへの回転伝達を負荷トルクの増大によって遮断する締め付けトルク調整用クラッチ４とを備える。例文帳に追加

It also includes a strike cancellation mechanism for canceling the application of the striking energy by the hammer and the tightening torque regulating clutch 4 for blocking transmission of the rotation to the output bit by an increase of load torque. - 特許庁

ページ一致検出回路３１，３２，３３は、アドレス保持回路２のワード１とワード２，３，４と各々のアドレスの上位ビット側の比較を行い、ページ一致を検出したときページ一致信号を出力する。例文帳に追加

Page agreement detection circuits 31, 32, 33 compare word 1, with each upper bit side of respective addresses of word 2, 3 and 4 of an address hold circuit 2, and output page agreement signals when detecting page agreement. - 特許庁

選択された接続ビットがＥＦＭ変調回路４に入力され、記録回路９を介して光ピックアップ１２によって光ディスク１に記録される。例文帳に追加

The selected connection bit is inputted to an EFM modulation circuit 4, and is recorded on the optical disk 1 by an optical pickup 12 through a recording circuit 9. - 特許庁

この後、ベリファイ列選択回路（ＶＣＳ）を介して、ベリファイ回路（４）に選択列のビット線を接続して基準電圧（ＶＲＥＦ）と比較する。例文帳に追加

After that, via a verify column selection circuit VCS, the bit line of the selected column is connected to a verify circuit 4 to compare the voltage with a reference voltage VREF. - 特許庁

このとき、Ａ／Ｄ変換器４に供給されるクロックはチャネルビット周波数の１／２の周波数であり、データ補間回路１００では欠落した時間の振幅情報を補間する。例文帳に追加

Then, a frequency of a clock supplied to the A/D converter 4 is a frequency of 1/2 channel bit frequency, amplitude information of a missed time is interpolated in a data interpolation circuit 100. - 特許庁

ビス４が対象物に打ち込まれ、台座６の鍔部６ａが金属サンドイッチパネル２０の表面に当たると、ドライバービット２がそれ以上前進し得なくなる。例文帳に追加

The driver bit 2 can not advance further when the machine screw 4 is driven on the object and the collar part 6a of the pedestal 6 makes contact with a surface of the metal sandwich panel 20. - 特許庁

多重化回路３３におけるビデオデータと１ビットオーディオデータとの多重化は、送信しようとするビデオデータの解像度、つまり受信装置４側のモニタ受像機５の解像度によって左右される。例文帳に追加

The multiplexing of the video data and the 1 bit audio data in the multiplexing circuit 33 depends on the resolution of the video data to be transmitted, i.e. the resolution of the monitor receiver 5 of the reception device 4 side. - 特許庁

２対４デコーダ６によりアドレス入力の上位２ビットｂ２，ｂ１の組み合わせを行い、これにより得られた制御信号Ｂ４〜Ｂ１によって、第１列目のセレクタ１〜４の入力のうち２つを選択する。例文帳に追加

A2 to 4 decoder 6 combines high-order 2-bits b2, b1 of an address input, and using control signals B4-B1 obtained thereby selects two of inputs of the selectors 1-4 of the 1st row. - 特許庁

ラスタライズ処理部４は、前記直線ベクタ生成部２で生成されたベクタデータを、選択された手法に応じて、分割処理し、ビットマップに展開し、また画像圧縮を行う。例文帳に追加

A rasterize processing section 4 divides and processes vector data generated in a line vector generating section 2 based on the selected method, expands into a bit map and conducts an image compression. - 特許庁

ピクチャ廃棄回路６は、通常の再生時にはノード６ａ側に接続され、ビットバッファ２から読み出された各ピクチャをそのままデコードコア回路４へ転送する。例文帳に追加

A picture abandoning circuit 6 is connected to the side of a node 6a in the case of normal reproduction and transfer respective pictures read from the bit buffer 2 to a decoding core circuit 4, as they are. - 特許庁

さらに、ビット線を選択するカラムデコーダ４と、不良アドレスデータの書き込み動作のたびに異なるワード線を選択するワード線デコーダ回路５とを設ける。例文帳に追加

Further, this circuit is provided with a column decoder 4 selecting a bit line and a word line decoder circuit 5 selecting a different word line for each write operation of defective address data. - 特許庁

入力端子１を介して供給されたアナログ信号をＡ／Ｄ変換器２でデジタルデータに変換して下位ビット切り捨て回路４に供給する。例文帳に追加

A low-order bit round-off circuit 4 receives digital data resulting from an A/D converter 2 that converts an analog signal fed via input terminal 1. - 特許庁

再書き込み識別回路４により各列が順次選択されてパスワードデータ入力部３からパスワードデータがパスワード記憶ビット列群５に格納される。例文帳に追加

Respective columns are successively selected by a rewrite discrimination circuit 4 to store password data into a password storage bit string group 5 from a password data input part 3. - 特許庁

書換え可能エレメント(134,234)の2つの取り得る状態及びライトワンスエレメント(136,236)の2つの取り得る状態によって、メモリセル(130,230)は4つの異なるビットを格納することが可能になる。例文帳に追加

The memory cells (130, 230) can store four different bits according to the two states capable of being taken by the elements (134, 234) and the two states capable of being taken by the elements (136, 236). - 特許庁

印刷設定情報を記録する各色の属性プレーンＸは可逆圧縮し、各色のプレーンＣＭＹＫについては、各ドットの下位４ビットを切り捨てることで非可逆圧縮する。例文帳に追加

An attribute plane X of each color where print setting information is recorded is reversibly compressed and a plane CMYK of each color is irreversibly compressed by discarding the low-order 4 bits of each dot. - 特許庁

センスアンプ回路１２から隣接メモリセルを介して隣接するビット線ＢＬ４に流入する電流が低減でき、センスアンプ回路１２の電流が早く安定する。例文帳に追加

A current flowing in the adjacent bit line 4 from a sense amplifier 12 through an adjacent memory cell can be reduced, and a current of the sense amplifier 12 is stabilized quickly. - 特許庁