「4ビット」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

ドライバ３のロッド部６の先端のビット部４には５０μ以下の微粒径のダイヤモンド１が直接固着される。例文帳に追加

Diamond 1 of fine grain diameter of 50 μm or less is directly stuck to a bit part 4 at the tip of a rod part 6 of a screwdriver 3. - 特許庁

ビット挿入孔部４の内周面に永久磁石からなる係合部材１０を出没自在に設ける。例文帳に追加

An engagement member 10 formed of a permanent magnet is provided in a freely protruding/receding manner in the inner peripheral surface of the bit insertion hole part 4. - 特許庁

このサイドチップ４は、ビット本体２の側端部2bの摩耗を防止するもので、二面拘束のチップ座10内に備えられる。例文帳に追加

The side chip 4 is arranged inside a double-sided locking chip seat 10 for preventing wear of the side end part 2b in the bit main body 2. - 特許庁

このシャンク部５は、ホルダ１の取付け溝８内に装着され、ビット頭部４の背後側には凹み部分14が形成される。例文帳に追加

The shank 5 is mounted in the mounting slit 8 of the holder 1 to form a recess 14 in the back side of bit head 4. - 特許庁

このＹデコーダ１は、２本のビット線３，４と接続され、Ｘデコーダ２は、４本のワード線５〜８と接続されている。例文帳に追加

This Y decoder 1 is connected to two bit lines 3, 4, the X decoder 2 is connected to four word lines 5-8. - 特許庁

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。例文帳に追加

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4. - 特許庁

コンクリート構築物４にコアビットによって多数の穴２８を穿ち、相隣る穴２８，２８を隔てるコンクリート壁を切り崩す。例文帳に追加

Many holes 28 are drilled into the concrete structure 4 with a core bit so as to cut through a concrete wall by which the adjacent holes 28 and 28 are separated. - 特許庁

接合されたビットストリームＡ_I ／Ｂ_I をＩフレームメモリ１２に記憶させ符号化器４で再符号化する。例文帳に追加

An I frame 12 stores the joined stream AI/BI and a coder 4 is used to again encode the joined stream AI/BI. - 特許庁

例えば、（ラン,｜レベル｜）＝（３,２）に対応する記憶内容は、符号語'00000001001000'の上位４ビットに符号長'1001'が挿入されて'10010001001000'となる。例文帳に追加

For example, as for the storage contents corresponding to (ran, |level|)=(3, 2), code length '1001' is inserted into the upper 4 bits of a code word '00000001001000' so that '10010001001000' can be prepared. - 特許庁

フローティングゲート４の、ビット線方向に延びる側壁面にサイドウォールスペーサ２５が設けられている。例文帳に追加

A side wall spacer 25 is formed on the side wall face of the floating gate 4 which extends in the direction of a bit line. - 特許庁

ビットエラーマップは、丁度テストされているメモリバンクとは別のメモリバンクの半導体メモリに一時記憶される。例文帳に追加

The bit error map is temporarily stored in memory banks 2, 3, 4 other than a memory bank 1 being just tested. - 特許庁

先端管１の前端部には中間ジョイント４及びトップジョイント５を介してリングビット６が自在に回転するように取り付けられる。例文帳に追加

A ring bit 6 is rotatably attached to a front end of the pipe 1 via an intermediate joint 4 and a top joint 5. - 特許庁

このような係合部４であると、ねじの駆動穴にドライバビットを嵌合させた時の遊びが極めて少なくなるのである。例文帳に追加

With this engagement part 4, extremely little play is generated when the driver bit is engaged in the screw driving hole. - 特許庁

未転送のアドレスの読み出し要求がきた場合、バリッドビット部４によって演算装置１にウェイト信号１３が出力される。例文帳に追加

If a request for reading an untransferred address is received, a valid bit part 4 outputs a wait signal 13 to the arithmetic device 1. - 特許庁

直方形ブロックを呈する掘削用ビット本体１は、ガイド部材３及び掘削刃部材４からなっている。例文帳に追加

A bit main body 1 for excavation having a rectangular parallelepiped block shape comprises a guide member 3 and an excavating blade member 4. - 特許庁

ここでは、入力信号をｆｓ＝４Ｍｆｃ、１ビットでＡ／Ｄ変換し、Ｍ個毎に累算してその差分を取り出力する。例文帳に追加

Here, the input signal is A/D-converted with fs=4 Mfc and one bit, and totalized every M pieces, and the difference is picked up and outputted. - 特許庁

たとえば56ビット鍵のメッセージ一つを解読するだけで、ペンティアム級コンピュータ14,000台で4ヶ月かかりました。例文帳に追加

For example, decrypting one single message that had been encrypted with a 56-bit key took 14,000 Pentium-level computers over four months;  - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

アルファデータデコーダ２６は、圧縮符号化アルファデータを復号化し、この復号化により得たアルファデータが４ビットと異なる分解能のアルファデータである場合には、そのアルファデータを４ビットの分解能のアルファデータに変換して外部メモリＩ／Ｆ２７に供給する。例文帳に追加

An alpha data decoder 26 decodes compression encoded alpha data, and when alpha data obtained by decoding is alpha data with a resolution of other than 4 bits, converts the alpha data to the alpha data with a resolution of 4 bits and supplies it to the external memory I/F 27. - 特許庁

色変換処理部１にＲＧＢ画像データが入力されると、シアンデータ分離部２ａはＣの補色であるＲはそのままにして、Ｇ及びＢを上位４ビットのデータＧ′・Ｂ′と下位４ビットのデータＧ″・Ｂ″とに分離する。例文帳に追加

When an RGB image data is inputted to a chromatic conversion processing part 1, a cyan data separation part 2a separates G and B to data G' and B' being upper 4 bits and data G'' and B'' being lower 4 bits with R, being the complementary color of C as is. - 特許庁

１ビットのデータを格納できるセルを、４×４のマトリックス状に配置してなるレジスタ群２１を用意し、１画素分の階調値を示す４ビットのデータを上方および左方の双方から入力させながら、セル内のデータを縦または横方向にシフトさせる。例文帳に追加

Register group 21 constituted by arranging cells capable of storing 1-bit data like a 4 x 4 matrix is prepared and the data in a cell is shifted to vertical or horizontal direction as inputting 4-bit data indicating a gradation value for one pixel from both upper and left directions. - 特許庁

シャフト３の先端部にビット４が固定された穿孔工具１をその軸線Ｏ回りに回転しつつ前進させてビット４により被削物Ｗに穴部Ｈを形成する穿孔方法であって、穿孔時に穴部Ｈに間欠的に研削液Ｌを供給する。例文帳に追加

In the drilling method for forming the hole part H to the material W to be cut by the bit 4 by advancing the drilling tool 1 having the bit 4 fixed to the leading end part of the shaft 3 thereof while rotating the same around the axis O thereof, a grinding liquid L is intermittently supplied to the hole part H at the time of drilling. - 特許庁

このデバイスはまた、第１の方向に多数のシフト位置を指示しおよび複数のビットを有する第１のシフト引数Ｌ［４：０］を提供する回路と、第２の方向に多数のシフト位置を指示しおよび複数のビットを有する第２のシフト引数Ｒ［４：０］を提供する回路とを有する。例文帳に追加

This device has a circuit for providing a first shift argument L[4:0] indicating a plurality of shift positions in a first direction and having a plurality of bits and a circuit for providing a second shift argument R[4:0] indicating a plurality of shift positions in a second direction and having a plurality of bits. - 特許庁

また、賞球排出を要求する排出指令信号の上位４ビットと下位４ビットの照合により、正規な排出指令信号であるか否かを判定し、正規な排出指令信号でなければそれに基づく賞球排出を行わないようにした。例文帳に追加

Whether or not the signal is a normal discharge command signal is judged by checking up the superordinate 4 bits and the subordinate 4 bits of the discharge command signal requiring to discharge winning balls, and when it is not the normal discharge command signal, the winning balls are not discharged on the basis of it. - 特許庁

この画面１では、表示欄１〜４が設けられており、表示欄２にコントロールレジスタの名称と初期値が、表示欄３にこのコントロールレジスタの８ビットの現在の設定値が、表示欄４に表示欄３での設定値の各ビットの機能説明が夫々表示される。例文帳に追加

The screen 1 is provided with display columns 1 to 4, and the designation and initial value of a control register are displayed at the display column 2, and the current set value of 8 bits of the control register is displayed at the display column 3, and the function explanations of respective bits of the set value in the display column 3 are displayed at the display column 4. - 特許庁

ID3の上位側の４ビットはダイジェスト情報の有無と対応して、０（ダイジェスト情報無し）または１（ダイジェスト情報有り）とされ、その下位側の４ビット（１〜Ｆの値をとりうる）によってダイジェストの総数が示される。例文帳に追加

High-order 4 bits of ID3 are set as 0 (digest data are not present) or 1 (digest data are present) corresponding to presence or absence of the digest data; and low-order 4 bits (value can be 1 to F) of it indicates the total number of the digests. - 特許庁

ビット線プリチャージ信号が第１論理レベルの期間にアドレスラッチ回路４にアドレス信号が入力され、ビット線プリチャージ信号が第２論理レベルの期間にアドレスラッチ回路４に入力されたアドレス信号が保持される。例文帳に追加

An address signal is inputted to the address latch circuit 4 in a period when the bit line pre-charge signal is at a first logic level, and an address signal inputted to the address latch circuit 4 is held in a period when the bit line pre-charge signal is at second logic level. - 特許庁

スタータモータ５にスタートスイッチ４とインヒビットリレースイッチ９ａとを介して通電するスタータ駆動回路８と、前記インヒビットリレースイッチ９ａ閉結用のリレーコイル９ｂに車両の駆動系が遮断状態のときにＯＮとなる駆動系遮断検知スイッチ１１を介して通電するインヒビットリレー回路１０とを備える。例文帳に追加

This vehicle starter includes: a starter driving circuit 8 energizing the starter motor 5 through a start switch 4 and an inhibit relay switch 9a; and an inhibit relay circuit 10 energizing a relay coil 9b for closing the inhibit relay switch 9a through a drive system disconnection detection switch 11 turned on when a vehicle drive system is disconnected. - 特許庁

２を法としてＮビットのＵＥ識別に加算されたＮビットの巡回冗長チェック（ＣＲＣ）を含んでいるＮビットフィールド及び少なくとも一つの高速ダウンリンク共有チャンネルを示す情報を含んでいる高速共有制御チャンネルの無線信号をユーザ装置（ＵＥ）により受信する（ステップ４）。例文帳に追加

User equipment (UE) receives a first wireless signal of a high speed shared control channel (HS-SCCH), containing: an N-bit field containing an N-bit cyclic redundancy check (CRC) modulo 2 combined with an N-bit UE identity; and information indicating at least one high speed downlink shared channel (step 4). - 特許庁

ＲＦ受信部１は受信信号の強度を表すＲＳＳＩ信号を出力し、ユニーク・ワード検出部３はデジタル信号の同期／非同期を表すＵＷ信号を出力し、誤り訂正部４はビットを取り込む毎にビットＢ信号を出力しかつ誤りビットが検出される毎にそれを表すＢＥ信号を出力する。例文帳に追加

An RF reception section 1 outputs an RSSI signal denoting strength of a received signal, a unique word detection section 3 outputs a UW signal representing synchronization/asynchronization of a digital signal, and an error correction section 4 outputs a bit B signal every time receiving a bit and outputs a BE signal denoting an erroneous bit, every time the error bit is detected. - 特許庁

ビタビ検出器５では、符号化器１で禁止したビットパターンの検出を行わないようにして、偶数時刻列から伝送が開始されるビット列「０１１１０」と「長さ４以上のビット「１」の連続」の両方を検出しないようにして出力を復号器７に出力し、ユーザデータに変換する。例文帳に追加

In the viterbi detector 5, detection of a bit pattern prohibited in the encoder 1 is not performed, an output is outputted to a decoder 7 so that both of a bit column '01110' in which transmission is started from an even time column and continuity of bit '1' of length 4 or more are not detected, and it is converted into user data. - 特許庁

２を法としてＮビットのＵＥ識別に加算されたＮビットの巡回冗長チェック（ＣＲＣ）を含んでいるＮビットフィールド及び少なくとも一つの高速ダウンリンク共有チャンネルを示す情報を含んでいる高速共有制御チャンネルの無線信号をユーザ装置（ＵＥ）により受信する（ステップ４）。例文帳に追加

A user equipment (UE) receives a radio signal of a high speed shared control channel including information to show a N bit field including a cyclic redundancy check (CRC) of N bit added to an UE identification of N bit with two as a rule and at least one high speed downlink sharing channel (Step 4). - 特許庁

主制御部４は、警備装置１０から設定アドレスの表示が指示されると、アドレス設定スイッチ２によって設定されたアドレスを示すビット列の各ビット値を、所定の順序で、所定の時間ずつ、順次ビット値に応じて予め定められたデューティ比で表示部３を点滅することにより設定アドレスの表示を行う。例文帳に追加

When display of the set address is indicated from a security device 10, a main control part 4 flickers respective bit values of a bit string indicating the address set by an address set switch 2 on a display part 3 in a prescribed order by a prescribed time at duty ratios preliminarily determined in accordance with bit values to display the set address. - 特許庁

３ビット選択信号のうちの相補的な上位１ビット選択信号Ｄ２及び＊Ｄ２に応答して、２入力の一方を選択する４個の２入力選択回路５０〜５３と、相補的な下位２ビット選択信号Ｄ１、＊Ｄ１、Ｄ０及び＊Ｄ０に応答して選択する４入力選択回路２４Ａとを備えている。例文帳に追加

There is provided four 2 input selection circuits 50 to 53 for selecting one of two inputs in response with complementary high-order 1 bit selection D2 and *D2 among 3 bit selection signals, and 4 input selection circuits 24A for selecting the inputs in response with complementary low-order 2 bit selection signals D1, *D1, D0, and *D0. - 特許庁

ＣＤプレーヤ２でＣＤ１を再生中、ＭＤレコーダ４のディジタルオーディオインタフェース部６はＣＤプレーヤ２から入力した伝送信号からディジタル音楽信号と制御信号中のユーザビット（Ｕビット）とを分け、ユーザデータ復調・判別部９はＵビットからユーザデータを復調し、トラックナンバを判別する。例文帳に追加

While CD player 2 is reproducing CD1, a digital audio interface part 6 of an MD recorder 4 separates a digital music signal and user bits (U- bits) in a control signal from a transmission signal inputted from the CD player 2, and a user data demodulating and discriminating part 9 demodulates user data from U-bits, and judges the track No. - 特許庁

パラレル・シリアルインタフェース回路３は、シリアルデータへの送信側インタフェース機能と、ＥＣＣチェックビット生成機能とを有し、１ｂｙｔｅ転送する毎にアドレス、データおよびコマンドのＥＣＣチェックビットを生成し、各々１ｂｙｔｅ転送後、各ｂｙｔｅに対応したＥＣＣチェックビットを付加してパラレル・シリアル変換回路４に出力する。例文帳に追加

A parallel/serial interface circuit 3 is provided with a transmission side interface function to serial data and an ECC check bit generation function, generates the ECC check bit of an address, data and a command every time 1 byte is transferred, adds the ECC check bit corresponding to each byte after the transfer of 1 byte and outputs it to a parallel/serial conversion circuit 4. - 特許庁

＋１加算器であるカウンタ３とセレクタ４からなるアドレス生成手段２により、前記変換ハフマンテーブル１を読み出し、読み出されたフラグに応じてビット抜出し及び判定部５により入力データを１ビットずつ抜出し、そのビットの値に応じて、変換ハフマンテーブル１の読み出しアドレスを制御して二分木探索を行う。例文帳に追加

The conversion Hofmann table 1 is read by an address generating means 2 composed of a counter 3 as a +1 adder and a selector 4, input data are extracted, bit by bit, by a bit extraction and decision part 5 according to read flags, and the readout address of the conversion Hofmann table 1 is controlled according to the values of the bits to make a binary tree search. - 特許庁

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。例文帳に追加

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1. - 特許庁

ダビット７により進水させられる救命いかだ１は、ダビット７から吊り下げられているフック６に保持することが可能な吊り手段４、５を進水のために有し、重いまたは他よりも重い少なくとも１つの積み荷１０_2を有している。例文帳に追加

The life raft 1 to be launched by the davit has suspending means 4, 5 free to hold it on a hook 6 hung down from the davit 7 to launch it and at least one load 10_2 heavy or heavier than others. - 特許庁

高次ＱＡＭ変調器４は、誤り訂正特性への寄与度が高いビット列は復調時の判定信頼度が高い信号点に、寄与度の低いビット列は復調時の判定信頼度が低い信号点にマッピングして出力する。例文帳に追加

A higher order QAM modulator 4 outputs so as to map bit strings having high conduciveness to error correction characteristics onto signal points of high judgement reliability in demodulation and bit strings having low conduciveness to error correction characteristics onto signal points of low judgement reliability in demodulation. - 特許庁

その結果、出力処理回路７から量子化器４のビット数よりオフセット加算回路３によるオフセット値制御分だけビット数の多い出力デジタルデータを出力処理回路７から１サンプル時間ごとに出力する。例文帳に追加

As a result, the output digital data, in which the number of bits is larger than the number of bits of the quantizer 4 by the offset value controlled by the offset addition circuit 3, are output from the output processing circuit 7 at every sampling time. - 特許庁

目標情報量制御マイコン７は、目標ビットレートによって符号化圧縮装置１０を制御することにより、フィルタ演算器４からの動画像データに対して所定の圧縮符号化処理を施し、符号化されたビットストリームを形成するものである。例文帳に追加

A target information amount control microcomputer 7 controls an encoding compressor 10 at a target bit rate, thereby performing a predetermined compression encoding process for moving image data from a filter calculator 4, so as to form an encoded bit stream. - 特許庁

ＬＵＴ３は、信号源１から入力される現在の画像データの上位４ビットとフレームメモリ２から入力される１フレーム前の画像データの上位４ビットとから決まる補正データを加算器４に出力する。例文帳に追加

The LUT 3 outputs a correction data which is determined from the most significant four bit data of the current image data input from the signal source 1 and the most significant four bit data of the one frame preceding image data input from the frame memory 2, to the adder 4. - 特許庁

そして、前記第１リーミングオープナー４、第２リーミングオープナー７及び第３リーミングオープナー９は、略同外径寸法に形成され、コアビット１０のビット径Ｄ１の１０６％乃至１２５％の外径寸法Ｄ２に形成されている。例文帳に追加

The first, second and third reaming openers 4, 7 and 9 are formed into approximately the same outside-diameter dimension D2 equivalent to 106-125% of a bit diameter D1 of the core bit 10. - 特許庁

データ処理装置（１、４）は、メモリアクセスに応答してメモリ（２）にデータを書き込むとき、入力された画像データ内の各画素データ間における上位側ビットの変化が少なくなるように画素データの上位側ビットの置き換えを実行する。例文帳に追加

Data processing apparatuses (1, 4) execute replacement of high order side bits of pixel data so that change of the high order side bits between the respective pieces of data in input image data becomes less when data is written in a memory (2) in response to memory access. - 特許庁

サンプルホールド信号変換回路群４は列選択信号に従って、複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち画素アレイのｎ列（ｎ≧２）毎のｎビットを１本のデータ線を用いて転送する複数のデータ転送回路を備える。例文帳に追加

A sample hold signal conversion circuit group 4 is equipped with a plurality of data transfer circuits which transfer n bits every n columns (n≥2) of a pixel array in the digital data of a predetermined number of bits which is converted by each of a plurality of analog-to-digital converters according to the column selection signals by using one data line. - 特許庁